Forum: FPGA, VHDL & Co. VHDL-Syntax - oder in if-Bedingung


VHDL-Syntax - oder in if-Bedingung
von Felix O. (felixanius)

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Hallo alle,

habe leider nichts mit der Suchfunktion dazu gefunden und auch sonst 
habe ich dazu nichts finden können.

Kann ich in eine if-Bedingung ein "oder" einfügen? Wenn ja, mache ich 
das mit "or" oder mit "|" ?

Bsp:

if (data_in = "010101" or data_in = "101010") then ...
if (data_in = "010101" or "101010") then ...

Geht was davon? (Habe zurZeit leider kein Werkzeug um das selbst zu 
testen)

Danke :)

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Re: VHDL-Syntax - oder in if-Bedingung
von Tobias K. (teekay)

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if (data_in = "010101") or (data_in = "101010") then


Müsste so funktionieren

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Re: VHDL-Syntax - oder in if-Bedingung
von Felix O. (felixanius)

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Okay, danke!

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Re: VHDL-Syntax - oder in if-Bedingung
von user (Gast)

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ohne Klammern geht auch

if data_in = "010101" or data_in = "101010" then



aber das hier macht was anderes:

if data_in = ("010101" or "101010") then

das ist folgender Vergleich

if data_in = "111111" then

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