Gast
#423324
Hallo, bei meinem Schaltungsdesign in VHDL gibt es 2 Takte, ein "langsamer" 100Mhz Takt (CLK) und ein schnellerer 133Mhz Takt (FCLK) mit dem auf ein externes SDRAM zugegriffen wird. Die Taktumsetzung für die Daten erfolgt mit FiFos mit unterschiedlichem Lese/Schreibetakt. -- Jetzt mein Problem: ich hab ein Signal das vom langsamen Takt erzeugt wird und in einem Prozess im schnellen Taktsystem (SDRAM Control Logik) ausgewertet wird. Wie kann ich vermeiden, dass es zu Hazards und Metastabilität kommt? In der Simulation tut alles das was es soll, im echten System noch nicht so richtig. signal_clk : Signal in CLK Taktsystem synchron erzeugt signal_fclk : ins FCLK Taktsystem umgesetztes Signal, zur synchronen Abfrage mit FCLK vorbereitet --Prozess zur Taktumsetzung: Synchrones Abtasten des signal_c Process(FCLK, R) if R == '1' then signal_fclk <= '0'; elsif rising_edge(FCLK) signal_fclk <= signal_clk; end if; end process; Ich vermute dass an dieser Umsetzung das Problem liegt. Habt ihr Vorschläge wie die Umsetzung erfolgen kann ohne in Metastabile Zustände zu gelangen? (Hab hier im Forum was von 2 Flip flops gefunden, war aber keine Beschreibung wie das funktionieren soll) wäre dankbar wenn mir jemand weiterhelfen könnte !! Gruß