Hallo,
Ich versuche gerade einen Verzögerer in VHDL zu bauen. Leider
funktioniert das noch nicht.
1 | ARCHITECTURE verzoegerung_architecture OF verzoegerung IS
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2 | signal reg : std_logic_vector (3 downto 0);
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3 | BEGIN
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4 |
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5 | verarbeitung: process(clk,dv)
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6 | begin
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7 | if clk'event and clk='1'then
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8 | if rst = '1' then
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9 | reg <= b"0000";
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10 | end if;
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11 | reg sll 1;
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12 | reg(0) <= dv;
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13 | read_enable <= reg(2);
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14 | end if;
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15 | end process verarbeitung;
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16 | END verzoegerung_architecture;
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Wo liegt mein Fehler? Es sieht so aus als würde er meine shiftoperation
nicht mögen.