Hallo, kennt jemand eine gute Möglichkeit, einen VHDL Code automatisiert gut zu visualisieren? Schön wäre z.B. eine Darstellung der Module in Blockschaltbildern, Signalabhängigkeiten Flussdiagramme und mehr. Das soll dann automatisch aus dem VHDL Quellcode generiert werden. Ich würd mich freuen, wenn Ihr mir da Tools nennen könnt, die Alternative ist sonst das von Hand Zeichnen... Viele Grüße, Martin
Ich bin dabei so was zu entwickeln, weil es das nicht gibt!
Doch, zum Teil jedenfalls. Immerhin die Struktur kann dir ein Synthesetool auflösen. @Bayer Viel Glück, du wirst es brauchen ;)
Hallo Bayer, wär super, wenn Du mich da auf dem Laufenden hälst. Gibt's schon erste hochrechnungen, ob die Megafunktionen von Quartus II (RAM, Fifo o.ä.) auch unterstützt werden sollen? Ich biete mich gern zum Testen mit an. Viele Grüße, Martin
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