Hallo, ich benutze zum Pazieren eigentlich nur Floorplaner, bin bis jetzt mit den Ergebnissen (d.h. max Taktfrequenz und Dichte) zufrieden. Auf Routing muss ich dabei ja verzichten. Würde der Einsatz vom FPGA-Editor da (wesentlich) mehr bringen? Und bis Heute (bin nur Hobby-Programmierer!) habe ich noch nicht rausbekommen, warum in WebPack Projekten standardmäsig für die Synthese "Keep Hierarchy" auf "NO" steht. Bringt das einen Vorteil für die Optimierung oder ist das egal? Ich frage deshalb, weil bei der Einstellung "NO" kein RANGE-Constraints im Floorplaner zugewiesen werden können. Gruss und Danke für's Lesen, Jörg
@ Jörg (Gast) >Auf Routing muss ich dabei ja verzichten. Würde der Einsatz vom >FPGA-Editor da (wesentlich) mehr bringen? Wird sehr selten bis nie gemacht, weil der Aufwand immens und die zusätzliche Leistung gering sind. >Synthese "Keep Hierarchy" auf "NO" steht. Bringt das einen Vorteil >für die Optimierung Manchmal schon. MfG Falk
Erstmal vielen Dank für die Antwort. Ich hoffe mir ist noch eine weitere Frage erlaubt: Kann ich ohne grösseren Aufwand (bzgl. Floorplaning und Rechenzeit für's P&R) ein FPGA mehr als 75% füllen? (bei mir explodiert dann idR die Rechenzeit) Gruss Jörg
@ Jörg (Gast) >weitere Frage erlaubt: Kann ich ohne grösseren Aufwand (bzgl. >Floorplaning und Rechenzeit für's P&R) ein FPGA mehr als 75% >füllen? Eigentlich schon. > (bei mir explodiert dann idR die Rechenzeit) Naja, die neueren Tools sind manchmal oberschlau und versuchen ganz dolle Optimierungen. Mit Floorplanning kan man das in die richtige Richtung lenken und Rechenzeit sparen. MFG Falk
Jörg wrote: > Kann ich ohne grösseren Aufwand (bzgl. > Floorplaning und Rechenzeit für's P&R) ein FPGA mehr als 75% > füllen? Diese Frage kann nicht pauschal beantwortet werden. Ob die Logikressourcen vollständig ausgenutzt werden können, hängt primär davon ab, wie gut sich die erzeugte Platzierung verdrahten lässt. Wenn Verdrahtungsressourcen im Überfluss vorhanden bzw. die Anforderungen an diese gering sind, erreicht man dieses Ziel sehr viel einfacher (ohne an den Parametern der Tools zu drehen). Ist Intekonnektivität der Logikzellen sehr hoch, d. h. es sind sehr viele Verbindungen zu verdrahten, dann kann sich das in sehr langen Werkzeug-Laufzeiten bzw. nicht nutzbaren Logikressourcen niederschlagen. Und die Designs unterscheiden sich in der Interkonnektivität zum Teil erheblich. Gruß, fpga-dev
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.