Hallo alle zusammen! Ich habe ein FIR-Audio Filter mit dem Xilinx System Generator erstellt und es erfolgreich zur automatischen Codegenerierung und Implementierung im Spartan 3A DSP genutzt.. Während meiner Recherchen zur Erstellung des Filters habe ich in ähnlichen Filtermodellen oft gesehen, dass zwischen dem Eingangssignal und dem eigentlichen Filter ein Delay-Block (Eingangsregister) geschaltet ist, ebenso wie zwischen dem Filter und dem Ausgangssignal. Bei einigen Quellen hatten die Delay-Blöcke jeweils eine Latenz von 1 (z^(-1)), bei einigen hatten sie höhere Latenzen (z.B. 3). Meine Frage ist nun: Wo ist der Sinn hinter den Eingangs- und Ausgangsregistern? Ich habe mein Modell mit und ohne Register an den Ein- und Ausgängen getestet. Die Ergebnisse waren identisch. Sollen sie evtl. als Pipeline-Register fungieren? In einer Quelle habe ich gelesen, dass durch den Einsatz der Register das Filtermodell vom Rest "entkoppelt" werden würde. Was da genau hinter steckt und was das bringen soll leuchtet, mir nicht so recht ein. Wahrscheinlich wird die Frage für viele einfach zu beantworten sein. Ich danke in jedem Fall im Voraus für Antworten oder Links zu Internetseiten, die diese Frage thematisieren!
@ Pmax (Gast)
>Sollen sie evtl. als Pipeline-Register fungieren?
Wahrscheinlich.
MFG
Falk
> In einer Quelle habe ich gelesen, dass durch den Einsatz der Register > das Filtermodell vom Rest "entkoppelt" werden würde. Was da genau hinter > steckt und was das bringen soll leuchtet, mir nicht so recht ein. Klingt in meinen Ohren etwas nach "präventiven" Pipelineregistern. Je nach dem "Drumrum" um den Filter sind diese Register nötig oder auch nicht, um die Timing-Anforderungen zu erfüllen. Da dieses Wissen bei Erstellung des Filters aber nicht vorliegt, werden die Register sicherheitshalber einfach eingebaut. Alternativ wäre es möglich, die Register wegzulassen, und der Entwickler muss sie dann von Hand einbauen falls nötig. Diese zusätzliche Aufgabe für den Entwickler will man aber vermeiden. Ist aber nur eine Vermutung.
Danke für die bisherigen Antworten. Sonst jemand eine Idee oder einen Link?
Wenn es keine Signalab- / ankopllung vor UND nach diesen Registern gibt, haben sie absolut keine Bedeutung. Meistens geht es nur um das Timing zu anderen parallelen Prozessen und Flows.
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