Hallo, ich programmiere mit Quartus 2 einen FPGA von Altera... Der Takt kommt von einem Oszilator, ich habe ihn an einen der Takteingänge des FPGAs geführt (CLK3). Im BDF-File habe ich den Takt "Takt0" genannt. Jetzt würde mich interessieren, ob ich den Takt in Quartus noch irgendwie deklarieren muß, damit Quartus auch versteht, daß Takt0 der Arbeitstakt sein soll. Danke, Philipp
> ob ich den Takt in Quartus noch irgendwie deklarieren muß > damit Quartus auch versteht, daß Takt0 der Arbeitstakt sein soll. Ja, z.B. mit
1 | if rising_edge(Takt0) then... |
Dann macht die SW das automatisch richtig und verwendet eines der Taktnetzwerke. Ein Tipp: sieh zu, dass in deinem Design nur dieser 1 Takt als Takt auftaucht. Der Rest wird über Clock-Enable's gemacht. Siehe auch Taktung FPGA/CPLD
Ich "programmiere" ein grafisches Block-Diagram-File, wie bei Schematics. Reicht es dafür, wenn das Taktsignal an die Takteingänge der DFF usw. angeschlossen ist, oder muß man den Takt noch speziell deklarieren? Danke
Das habe ich mit einem MAXII CPLD auch noch nicht herausgefunden, Quartus sagt mir jedesmal, dass es einen im schematic definierten Takteingang für einen "undefined clock" hält und dementsprechend behandelt - nur eine "Warning", kein Fehler. In der Pin-Zuweisungstabelle habe ich diesen Pin ausdrücklich als clock eingetragen, aber das interessiert Quartus anscheinend nicht.
Einfach mal den externen Atkt auf den Eingang einer PLL legen und diese je nach Bedarf konfigurieren, dann merkt's auch Quartus.
Bestimmt reicht es. Quartus versteht schon, dass Dein "Takt0" ein Clocksignal ist. Ausserdem wird es als eine Globalleitung implementiert. Trotzdem waere es nicht schlecht, Fmax zu definieren
Das wäre nicht "nicht schlecht", sondern es ist nötig, um die Syntrhese zu zwingen, die PFade zu prüfen und passend zu legen, wenn es eng wird.
Hi Oliver, Wieso schreibst Du nicht, wie genau man das macht in Quartus? Sonst bringt Deine Antwort nämlich überhaupt nichts...
Beim grafischen Design, um verschiedene Zuweisungen zu tun, benutze ich selbst ein solches Feature von Quartus wie den Assignment Editor. Also, right click auf das gewuenschte Symbol oder Netz, im drop-down Menu dann den Assigment Editor waehlen und schon stehen uns viele Optionen zur Verfuegung, wie z.B. Pins oder logic Cells placement, I/O Standarts, Fmax Beweisung u.s.w. Um sicher zu sein, dass Quartus alles richtig “verstanden” hat, kann man nach der Erledigung von der Synthese das Reportfile anschauen.
So ist es. Wenn man den alten Timing Analyzer benutzt, kann man dort die Clock direkt suchen lassen und mit einer Frequenz belegen.
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