Hallo Zusammen,
aus einem komplexen Design möchte ich in einer Testbench über
Testpattern ein VHDL-Modul testen. Das Modul enthält mehrere
Daten-Adress-Bus Interface die zu stimulieren sind. Nun sind dazu in
einer Projekt-Library Konstanten für die Adressen definiert, welche in
dem Modul verwendet werden. Z.B.:
1 | constant ADDR_SET_MINTIME : std_logic_vector(15 downto 0) := x"0004";
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2 | constant ADDR_SET_MAXTIME : std_logic_vector(15 downto 0) := x"0008";
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In der Testbench werden dazu aus einem Textfile Testpattern gelesen. Da
die Konstanten sich im Laufe der Entwicklung hin und wieder nochmal
ändern, würde ich ungern auf die meinen Testpattern die Adresse absolut
eingeben sondern mit dem Konstanten-Namen. Z.B.:
1 | wr ADDR_SET_MINTIME 56
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2 | rd ADDR_SET_MAXTIME
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anstelle von
Hat jemand ne Idee - oder besser sogar noch eine Lösung - für das
Problem?