Ich habe ein Design, welches vollkommen passiv läuft: Nur in seltenen Fällen wird ein DAtum auf dem Bus übergeben, wobei der Clk dann angeschaltet ist. Während 9/10 der Zeit ist der FPGA still. Er hat keine PLL. Nun will ich mit ChipScope einige Bustransaktionen sehen, scheitere aber schon an der Erzeugung des Files, weil es ausser dem BUF-IN nirgendwo einen Clock gibt, den ChipSpoce nutzen könnte und eben jenen will ISE nicht routen. Was ist zu tun?
Leg einen dummy-clk an. Die gewünschten Daten kannst Du dann immer noch über die "storage qualification" (o.ä.) aufzeichnen. Duke
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