Hallo! Keine Ahung ob ich hier damit richtig bin, aber ich versuche es einfach mal. Ich habe ein hirarchisches SystemC Design welches in einer VHDL Testbench instanziert wird. Dies läuft auch alles soweit und ist mit Modelsim simulierbar. Mein Problem ist jedoch, dass im Modelsim Object-Fenster nur die Ports oder Signale des SystemC Toplevels angezeigt werden, folglich auch nur diese ins Wave gezogen und beobachtet werden können. Bei allen hirarchisch weiter unten liegenden Blöcekn wird absolut nichts im Object-Fenster angezeigt. Hat jemand vielleicht eine Idee was da los sein könnte? MfG, Hubert Fischer
Hast Du schonmal "View -> Locals" ausprobiert? Vielleicht hilft es?! Duke
So, Problem gelöst. Liegt an der Modelsim Version. Die 6.1er Version ist hinsichtlich SystemC noch stark verbugt, was mir auch offiziell bestätigt wurde. Mit der 6.3er funktioniert alles tadellos. MfG, Hubert
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