Hallo zusammen, Ich habe eine 4-Layer-Platine gelayoutet und dabei nur durchgehende VIAs verwendet. Mein Problem ist nun, dass beim Anlegen der VIAs für die Verbindung von Top- und Bottom-Layer automatisch eine Verbindung zu den beiden Signal-Layern ($GND und $P3V3) hergestellt wird (s. Bild). Man sieht das deutlich an dem gelben Ring ($P3V3), der um das Via herum automatisch erzeugt wurde. Dieser Ring ist auch in meinem GND-Layer vorhanden. Beim Generieren des Supply-Polygons werden bei mir keine Aussparungen zu den signalfremden VIAs erzeugt! Das gleiche betrifft auch meine PADs! Außerdem werden auch nicht immer richtige Thermal-Verbindungen erzeugt, obwohl die Thermal-Symbole vorhanden sind. Das Komische ist, dass der DRC keine Kurzschlüsse bzw. Fehler meldet. Optisch sind es aber eindeutig Kurzschlüsse! Ich habe zur Kontrolle von meinem Layout Gerber-Daten generiert und mir diese angeschaut. Es sind an beschriebenen Stellen Kurzschlüsse vorhanden. Ich verwende die EAGLE-Version 4.11r2 und habe strikt die Anweisungen zum Generieren von Supply-Layern befolgt, jedoch ohne Erfolg :-(. Würde mich sehr darüber freuen, wenn mir jemand helfen könnte! Vielen Dank schon mal im Voraus! Gruß Eugen.
Das liegt daran, dass Supply Layer invertiert gezeichnet werden, dh. Der Ring bedeutet, dass in deinen Signallayern ein "Loch" im Kupfer ist. Schön anzusehen wenn du gerber files erzeugst und mit z.B. gerbv anschaust!
Hi, danke, habe nun auch meinen Fehler erkannt & behoben: Meine Layer GND und P3V3 waren beide als Supply-Layer eingestellt und statt mit dem WIRE Befehl die Begrenzung einzuzeichnen habe ich das mit dem POLYGON-Befehl gemacht...
? Bei einem Suppy layer muss man keine Begrenzung einstellen! Die Kupferfläche endet entsprechend den DRC vor der Leiterplattenaussenkante.
Ich wollte aber einen 0.5-1mm Abstand zur Platinenaußenkante haben, insofern habe ich die Begrenzung gebraucht.
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