Hallo Zusammen! Ich entwickel zur Zeit im Rahmen meiner Bachelorabreit eine DSP-Platine (die später im Zusammenspiel mit einem HF-Frontent mit Up- und Down-Converver) als SDR eingesetzt werden soll. Wir setzten dabei auf einen TMS320C6418 von TI. Unter anderem sind auf unserem Board zusätzlich zum Prozessor noch Flash-ROM, eine IO-Erweiterung und eben SD-RAM verbaut. Da der DSP lediglich über ein Speicherinterface verfügt müssen wir all diese Komponenten auf einem parallelen Speicherbus unterbringen. Alle "langsamen" Komponenten (Flash-ROM, IO-Erweiterung sowie eine Programmierschnittstelle für das optionale HF-Frontend) sind dabei über Bustranciver vom Speicherbus getrennt. Das SDRAM soll auf dem Board später mit 100MHz (synchron) getaktet werden. Die Zugriffsgeschwindigkeiten auf die anderen Komponenten bewegen sich irgendwo < 10MHz (asynchron). Beim Layout habe ich mich dabei in Absprache mit unseren Professoren an das TI Referenz-Design gehalten. ("Wenn die das machen, machen wir das auch" bzw. "Schaden kann das sicher nicht") Also habe ich die Serienwiderstände von 23 bzw 33 Ohm in die Adress-, Daten- und Steuerleitungen des SDRAM eingebracht. Sowohl das Speicherinterface des DSP, als auch die Anschlüsse des SDRAM sind dabei auf 50 Ohm angepasst. Die verwendeten Leitungen liegen bei ca. 70 Ohm. (Eine bessere Anpassung war leider aufgrund der hohen Packungsdichte auf dem Board und meiner fehlenden Routing-Erfahrung nicht möglich ;) ) Alle Leitungen zwischen SDRAM und DSP sind nicht länger als 55mm. Keine kürzer als 25mm. So weit so gut. Das Board ist nun in Produktion und zur Zeit beschäftige ich mich mit der schriftlichen Ausarbeitung zu dem Projekt. Ich würde nun gern theoretisch begründen warum ich diese Serienwiderstände verwendet habe. - Führen die zu einer besseren Anpassung der (unterschiedlichen) Wellenwiderstände von Leitung, DSP und SDRAM? - Versuche ich so die Flanken etwas zu glätten? (TP aus Kapazität der Leitung und Serienwiderstand) - Oder entlaste ich durch die Strombegrenzung einfach nur die Ausgangstreiber der einzelnen Baugruppen? Für den ein, oder anderen Denkanstroß hierzu wäre ich echt dankbar. Oder hat vielleicht jemand ein Buch im Schrank stehen, wo das Thema diskutiert wird? Vielen Dank für eure Hilfe schon mal! Grüße, Chris
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@ Chris F. (Firma: FH Aachen) (chrisf) >nun gern theoretisch begründen warum ich diese Serienwiderstände >verwendet habe. Na weil das TI auch so macht! SCNR >- Führen die zu einer besseren Anpassung der (unterschiedlichen) >Wellenwiderstände von Leitung, DSP und SDRAM? Ja. >- Versuche ich so die Flanken etwas zu glätten? Nein. >- Oder entlaste ich durch die Strombegrenzung einfach nur die >Ausgangstreiber der einzelnen Baugruppen? Jain, praktisch nicht wirklich. Siehe Wellenwiderstand MfG Falk
Je nach Geschwindigkeit war auch noch wichtig die Clockleitung möglichst kurz halten bzw. alle Leitungen durch entsprechendes routen gleich lang zu machen. Aber das Board ist ja schon in Produktion. Viele Grüße Manuel
> Je nach Geschwindigkeit war auch noch wichtig die Clockleitung möglichst > kurz halten bzw. alle Leitungen durch entsprechendes routen gleich lang > zu machen. Das ist auch beachtet worden. Da bin ich innerhalb der Vorgaben ^^ Immerhin durfte ich mich ja auch auf acht Lagen austoben... ;) (Wobei jede Lage wenigstens eine GND bzw VCC-Plane als Nachbar hat!) >>nun gern theoretisch begründen warum ich diese Serienwiderstände >>verwendet habe. > Na weil das TI auch so macht! > *SCNR* Kopf -> Tisch ;) > Siehe Wellenwiderstand Ah! Eigentlich trivial. Man sollte doch meinen, dass man nach fünf Semestern Nachrichtentechnik von allein darauf kommt das ganze mal wie dort beschrieben zu betrachten. Aber das ist genau die Info, die ich brauchte. Damit sollte sich das (auch ohne weitere Literatur) beschreiben lassen! ;) Ich bin ja mal gespannt, ob es das SDRAM dann später auch tut. Aber das ist eine andere Geschichte ^^ Dankeschön ;)
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