Hallo ich will den mc 8051 softcore von oregano mit einem ddr 2 ram verbinden. Das Board was ich benutze ist das Spartan 3A DSP 1800. Ich hab schon den das Interface(MIG) erzeugt. Jetzt komme ich jedoch nicht weiter. Grund: External Ram Signale(von mc8051) address : 16 Bit data in: 8 Bit data out: 8 Bit MIG Signale (generiertes Interface) input address: 25 bit data out: 32 bit data in: 32 bit Wie kann ich trotzdem die Verbindung zwischen den Modulen vornehmen?
Indem Du die überflüssigen Signale des MIGs wegschmeisst. Eingänge werden z.B. auf '0' geklemmt und Ausgänge werden offen gelassen:
1 | mig_add(24 downto 16) <= (others => '0'); |
2 | mig_add(15 downto 0) <= mc8051_add; |
3 | |
4 | mig_data_in(31 donto 8) <= (others => '0'); |
5 | mig_data_in(7 downto 0) <= mc8051_data_out; |
6 | |
7 | mc8051_data_in <= mig_data_out(7 downto 0); |
Sowas sollte in jedem Grundlagenbuch zu VHDL zu finden sein. Fraglich ist allerdings, ob die Latenzen der Cores beim Daten lesen zusammenpassen. Duke
Vielen Dank! Muss ich für das Interface ein DCM erzeugen oder ist es hier nicht notwendig. Ich habe keins erzeugt, muss ich deshalb einen externen DCM verwenden?
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