Das Gate eines FETs wirkt bekanntlich wie ein Kondensator. Ein Kondensator hat aber ja auch eine "Selbstentladung". Dann müsste man doch auch irgendwie ausrechnen können, wieviel Strom ein dauerhaft durchgesteuerter MosFet doch noch verbraucht. Wie macht man das?
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Verschoben durch Admin
Habe jetzt 3 Datenblätter durchforstet und bei einem die Angabe "Gate to Body Leakage Current" gefunden. Ist dieses mein gesuchter Wert?
Siehe im Datenblatt "gate to source leakage current". Ist meist im Bereich von Nano-Ampere.
gate-source leakage current aus dem Datenblatt. Damit kannst Du den typischen und maximalen statischen Ansteuerstrom entnehmen (brauchst also nicht rechnen), der dann irgendwo unterhalb des maximalen Wertes liegt.
Wenn Du es am lebendigen Objekt selbst ermitteln willst, dann würde ich so vorgehen: Mosfet an stabile Spannung anschließen, mit einem R am Drain (der R muß entsprechend dem zu erwartenden Strom dimensioniert werden, aber nicht zuviel Strom, damit er nicht warm wird) zwei Gatespannungen aussuchen, bei denen der Mosfet innerhalb des linearen Bereichs ausgesteuert wird (könnte so 2V und 3V sein), und zu beiden Gatespannungen die Drainspannung notieren. Dann wieder 3V an Gate anlegen, dann unterbrechen, und warten, bis am Drain die Spannung erscheint, die der unteren festgelegten Gatespannung entspricht. Davon die Zeit nehmen. Wenn die Gatekapazität bekannt ist, kannste dann mit der Zeit und ΔUg in etwa den Leckstrom ausrechnen. Sollte eigentlich auch gehen, wenn man dieses Prinzip im Schaltbetrieb macht, also bei höheren Gatespannungen, und einfach Rdson messen (also ohne weitere Betriebsspannung an Drain-Source. Ist vielleicht sogar günstiger, weil nur kleine Spannungen zw. D und S, somit kein größerer Einfluß auf den Leckstrom (sofern das von Uds abhängt). Nur mal so als Idee.
Ist auch nett zum Ausrechnen: Gateoxid als Tunnelbarriere modellieren, Breite = Oxiddicke, Höhe = Durchbruchsspannung * Elementarladung. Dann die Schrödingergleichung aufstellen, aus Stetigkeitsbedingungen den Transmissionskoeff. berechnen. Über GateFläche Strom berechnen. Zeigt schön auf, warum die Halbleitertechnologie bald nicht mehr miniaturisiert werden kann (Leckströme werden so groß wie Signalströme). Das nur so nebenbei, um zu wissen, woher's kommt. Daniel
@Daniel: Quelle? Wer behauptet das ? Ich denke mal das die Leckströme durch die FET Kanäle sind eher das Problem sind, nicht die Gateisolationen. Strom durch das Gateoxid? da kann man die elektronen einzeln abzählen. EEPROM lässt grüßen.
>@Daniel: Quelle? Wer behauptet das ? Übungsaufgabe an der ETH Zürich: http://www.nanophys.ethz.ch/teaching/physik2/Serie9.pdf http://www.nanophys.ethz.ch/teaching/physik2/Loesung9.pdf ~9nA Gatetunnelstrom. Macht 54.2 MILLIARDEN Tunnelelektronen pro Sekunde. Viel Spaß beim Zählen. Die Kanal-Leckströme kommen natürlich hinzu. Die sind letztenendes ein Kühlproblem. Gate-Tunnelströme haben zur Folge, dass die Signalströme höher werden müssen. Genau das Gegenteil von dem, was man will.
Daniel hat es genau erfasst. Und natürlich kommen zum den Gate-Tunnelströmen noch die Probleme der Kanaltunnelströme hinzu. All das begrenzt die Baugröße nach unten, wir können nicht beliebig klein werden mit MOSFETs und die Technologie stößt jetzt in die Bereiche vor in denen die Tunnelströme als unerwünschter Nebeneffekt überwiegen (es gibt auch erwünschte Tunnelströme, Floating Gate sei hier als Beispiel genannt)
@Daniel Intressante Rechnung. - aber dein Ergebnis bezieht sich anscheinend auf eine Isolationsdicke von 0.15nm? Ich bin kein Halbleiterspezialist, aber das ist absolut unrealistisch dünn. Die 500fache Dicke wäre realistischer und führt zu entsprechend "einzeln abzählbaren elektronen". Als einfaches Gegenbeispiel: Ladung auf einem Gate im EEPROM hat. aufgrund der Strukturgröße im Vergleich zu einer DRAMzelle ca. geschätz 10fC - Datenerhaltung/Entladedauer durch das Oxid ca. 10 Jahre. Strom = 3.17E-23A = ca 3 Elektronen PRO STUNDE !. Also ich kann das abzählen. Du auch ? Wie auch immer, das Beispiel zeigt: Mit entsprechend hochwertigem Oxid ist der Tunnelstrom aktuell überhaupt kein Hindernis für weitere Miniaturisierung. Desweiteren ist der Tunneleffekt ja EXTREM von der Spannung abhängig, wodurch der Tunnelstrom beeinflusst werden kann - weitere Möglichkeit für Miniaturisierung. Der Kanalstrom durch die Transistoren sind das Problem, welche übrigens nichts mit dem Tunneleffekt zu tun haben @Michael.
>Strom = 3.17E-23A = ca 3 Elektronen PRO STUNDE !. Also ich kann das >abzählen. Du auch ? Na dass das bei EEPROMS so ist ist ja klar, Daniel wollte damit nur sagen, kleiner ginge es heute schon aber dann wird man vom Tunnelstrom geärgert. >Wie auch immer, das Beispiel zeigt: Mit entsprechend hochwertigem Oxid >ist der Tunnelstrom aktuell überhaupt kein Hindernis für weitere >Miniaturisierung Das ist ein riesen Irrtum. Elektronen haben eine gewisse Tunnelstrecke die relativ unabhängig vom Material in dieser Strecke ist. Wie schon gesagt, inzwischen erreichen wir Strukturgrößen bei denen der jeweilige Tunnelstrom deutlich überwiegt. Man baut nur nicht so klein weil die Nachteile dadurch größer sind als die Vorteile. Man forscht und entwickelt grade dran wie man noch kleiner werden kann aber die Grenze des technisch machbaren werden wir bald ausgereizt haben, dann müssen andere Technologien herhalten um noch kleiner werden zu können.
@Michael Ok, das hört sich im Allgemeinen plausibel an. Nur wird einige Beiträge weiter oben davon geredet als wäre speziell im Transistor im Bereich des Gates der Tunnelstrom das Problem. Geht man davon aus das Allgemein die Strukturen so klein werden dass überall der Tunneleffekt markant auftritt, dann ok, das ist sicher eine Grenze. Bei heutigen Fertigungstechnologien im dezi-nanometerbereich ist das Gate eines Transtors jedoch (noch) kein Problem, da im die Sperrströme und ganz besonders die kapazitiven Umladevorgänge viel mehr Strom/Energie benötigen. Das ist ja auch der Grund warum man (neben Kostengründen) kleiner werden will: Kleinere Mosfets haben kleinere Kapazitäten welche umgeladen werden müssen. Sie können also schneller (!!) und mit weniger Energieaufwand geschaltet werden. Ebenso sind die Umschaltverluste mit sinkender Betriebsspannung geringer, weshalb man ebenfalls möglichst dünne Gateoxide und kurze Kanalstrecken haben will um mit geringer Spannung schalten zu können. Der Strom durch den Tunneleffekt zwischen Gate und Substrat ist dabei noch überhaupt kein Problem, wie z.B. am Praxisbeispiel EEPROM-zellen gezeigt werden kann.
Als Ergänzung: Das Problem von noch kleineren Strukturen ist neben der Machbarkeit und (nach Angaben von Michael) Tunneleffekt o.ä. sicher auch zum Großteil die Wirtschaftlichkeit (Zumindest bei DRAM-Speicher).
Das ist zwar alles richtig aber dein EEPROM-Beispiel ist hierbei ungünstig. Speicher zählt, eben weil man hier versucht den Tunnelstrom so gering wie möglich zu halten, zur größte Struktur auf dem Chip. Man könnte EEPROMs wesentlich kleiner bauen von der Struktur her aber dann sind die Tunnelströme zu groß. Der Speicher eines µC auf dem Die sieht man ja immer so schön reflektieren was daher kommt, eben weil die Strukturen da größer sind.
Wie dick sind denn die Gateisolationen von FETs heutzutage bei den modernsten Fertigungen? 1997 waren EEPROM-gateisolationen 30nm dick. In modernen EEPROMS sind die (Program/Erase)-Spannungen zum Tunneln noch geringer, weshalb ich annehme das die Gateisolationen seit dem sicher nicht dicker geworden sind. Aktuelle CPUs laufen ja unter einer Fertigungstechnik um die 45nm; zumindest sollte somit in der Ebene somit zwischen den Bahnen bei 1,1V praktisch-faktisch kein Tunneleffekt statt finden?! Stromaufnahme z.b. 60A, 700Mio Transistoren- entspricht ganz grob überschlagen 100nA pro Transistor an "Stromverbrauch". Selbst die absolut unrealistische Berechnung aus der Übungsaufgabe mit 2 Atomlagen Gateoxid von 9nA - Schon bei diesem Beispiel wärend das nur 10% Verlust. Reine Schätzung Meinerseits (ohne Rechnung und Nachweis): Stromverbauch bei modernen CPUs durch Tunneleffekt: Nicht Messbar (Vermutung aufgrund der sehr geringen Spannung und aktueller Strukturgrößen). Wobei ich ehrlich gesagt tatsächlich nicht weiß wie dick die isolationen in der Hochachse sind ?! -> das dürfte aber zumindest für Leiterbahnen nie zu einem Problem werden. CPU Gateisolationsdicke im Jahr 2010 ?
Stefan schrieb: > Intressante Rechnung. - aber dein Ergebnis bezieht sich anscheinend auf > eine Isolationsdicke von 0.15nm? Steht doch in der Lösung, dass es 0,56nm sind. Wir reden von Hafnium/Siliciumdioxid, nicht von Wasserstoff. >Ich bin kein Halbleiterspezialist Da hast Du Recht. > aber das ist absolut unrealistisch dünn. Die 500fache Dicke wäre > realistischer und führt zu entsprechend "einzeln abzählbaren > elektronen". http://www.iisb.fraunhofer.de/de/arb_geb/sim_nano_cmos.pdf Seite 9: 1,5nm Gateoxiddicke bei 30nm Technologie (welche es schon gibt). Das ist Faktor 3, nicht 500. Diese schwachsinnige Schätzung Deinerseits zeigt, dass Du wirklich kein Halbleitesrpezialist bist. >Schon bei diesem Beispiel wärend das nur 10% Verlust. Was bitte haben Verluste mit einer unteren Grenze für die Miniaturisierung zu tun? Zum dritten Mal: Nicht die Verluste durch das Gate sind das Problem, sondern die Signalströme werden von den Gates aufgefressen und man hat kein Signal mehr (häng mal 1000 Gates an ein solches Signal... dann gehts gleich in den µA-Bereich). Nun wärs an der Zeit für Dich, Deine Schätzungen zu unterlassen.
Zur endgültigen Bestätigung: http://www.htw-dresden.de/~stenzel/lite/htw2006.pdf auf Seite 19 unter "Gateoxiddicke". Daniel
Daniel R. schrieb: > Seite 9: 1,5nm Gateoxiddicke bei 30nm Technologie (welche es schon > gibt). Das ist Faktor 3, nicht 500. Ich hoffe du bedenkst das es sich hier um eine Simulation, und nicht um eine reale struktur handelt. Dazu sind das auch noch "Labortransistoren". Aber ok, ist ein Anhaltspunkt, vielen Dank fürs raussuchen! > Deinerseits zeigt, dass Du wirklich kein Halbleitesrpezialist bist. Sherlock Holmes, was? nachdem ich das selbst schrieb? >>Schon bei diesem Beispiel wärend das nur 10% Verlust. > > Was bitte haben Verluste mit einer unteren Grenze für die > Miniaturisierung zu tun? Nicht direkt mit Miniaturisierung, das war bloß eine Überschlagsrechnung um schonmal anzuzweifeln das die Tunnelströme signifikate Größe in heutigen Strukturen haben. Zum dritten Mal: Nicht die Verluste durch das > Gate sind das Problem, sondern die Signalströme werden von den Gates > aufgefressen und man hat kein Signal mehr (häng mal 1000 Gates an ein > solches Signal... dann gehts gleich in den µA-Bereich). Das hast du aber schön ausgedrückt mit "aufgefressen" - Ich kann dir recht geben und auch helfen: Du meinst die Umladeströme der parasitären Kapazitäten, welche auch in deinen genannten Quellen als Hauptproblem spezifiziert werden. So wie ich bereits sagte.. Also aufgrund des Inhaltes dieses Themas bin ich überrascht das tatsächlich die Gateoxide schon so dünn sind und sich anscheinend das Problem der Tunnelströme anbahnen -könnte-. Ganz im Gegensatz zu den Behauptungen weiter oben ist es aber so, das bei heutigen Strukturen die Tunnelströme keine Rolle spielen, auch wenn das hier manche Leute behaupten. Vielmehr sind nach wie vor die parasitären Kapazitäten das Hauptproblem für die Schaltgeschwindigkeit, und die Kanalsperrstörme zusätzlich das Problem für die Verlustleistung (neben Umschaltverlusten). Angenommen dass das Gate 1,5nm Dick ist, liegt das Ergebnis der Beispielrechnung schon in einer anderen Größenordnung als 9nA. Dazu kommt, das ich mit typisch 1V Spannung arbeite. > Nun wärs an der Zeit für Dich, Deine Schätzungen zu unterlassen. Hab ich dich geärgert ;-) Tut mir aber leid ^^ .. Ich kanns bloß nicht sehen wenn Leute irgendwas von einem "coolen Tunnelstrom" hören und wiedermal etwas vom Ende der Halbtleiterentwicklung faseln. Noch dazu wenn die aktuellen Problem -ganz wo anders- liegen (Kapazitäten). Damit meine ich ganz besonders die Behauptung, welche ich nicht stehen lassen wollte: >Zeigt schön auf, warum die Halbleitertechnologie bald nicht mehr >miniaturisiert werden kann (Leckströme werden so groß wie Signalströme). [Das Zitat meint Tunnelströme]
Glaub was Du willst. Ich klink mich hier aus. Ist hoffnungslos mit Dir. Scheinbar sind alle Professoren bescheuert und alle Institute reden nur Schwachsinn, wenns nach Dir geht. Es gilt wohl eher die Umkehrung. Jeder wird über Deine Aussagen lachen. Das ist doch auch schön.
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