Hallo, ich lerne seit ein paar Tagen mehr oder weniger intensiv VHDL und bin jetzt beim Simulieren angelangt. Um Eingangssignale zuzuweisen habe ich bisher folgendes verwendet:
1 | input <= "0000"; |
2 | wait for 100 ns; |
3 | input <= "0001"; |
4 | wait for 100 ns; |
5 | input <= "0010"; |
6 | wait for 100 ns; |
7 | input <= "0011"; |
8 | wait for 100 ns; |
und so weiter... Ich wollte obiges jetzt in einer Schleife abbilden und habe es hiermit versucht:
1 | for i in 0 to 15 loop |
2 | input <= to_unsigned(i, 4); |
3 | wait for 100 ns; |
4 | end loop; |
Das klappt aber so nicht. ModelSim beschwert sich immer beim "to_unsigned" und ich habe keine Ahnung warum? Gibt es irgendwo im Netz Muster-Testbenches, wo man sich solche Konstrukte abgucken kann? Gruß, Thomas