Lothar Miller schrieb:
>> Hinsichtlich des Mappings auf eine LUT dürfte das egal sein.
> Richtig, denn weil es nur drei Eingangssignale sind (AI, BI und CIN)
> passt das in jedem Fall locker auf eine (4-Input-)LUT.
Aber die Überträge bei Adder werden in den FPGA's meist nicht per LUT
sondern per Carry-chain und dedizierten XOR und MUX realisiert. Bei
breiten Addierer wird der Pfad vom ersten bis zum letzten carry recht
lang, dann bremsen die LUT interconnects die Schaltung aus. Details z.B
Spartan3 Userguide UG331, Zitat:
"...
This logic can easily be implemented in two LUTs with three inputs each
to generate Sum
and Carry. The problem with this implementation is that it requires two
LUTs for every
input bit, and the Carry propagates through the full LUT delay for each
bit.
A better implementation is to "look ahead" and determine if the input
Carry signal needs to
be propagated (the inputs are different) or generated (both inputs are
High).
..."
Also Adder nicht per AND,XOR etc beschreiben sondern per "+" Operator,
die Synthese macht dann schon das rechte draus.
MfG,