Hallo, wollt ein Signal an einen FPGA PIN legen. Das mache ich ja mit dem ODDR_2 FF. Irgendwas mach ich falsch... In der Simulation sehe ich das mein Signal an der Componete C0 richtig anliegt, jedoch wird es nicht an den Ausgang Q weitergeleitet. Hier mal meine Verdrahtung des ODDR_2: - Bib. sind eingebunden! generic map( DDR_Alignment => "C0", INIT => '0', SRTYPE =>"SYNC"); <- Standardeinstellung port map( Q => Clock_Out, C0 => Clock_20MHz, C1 => '0', CE => '1', D0 => '1', D1 => '0', R => '0', S => '0' ); Ich weiß nicht mehr weiter, in der Simulation wird Clock_Out erst richtig auf 0 initialisiert und bleibt dann permanent auf logisch 1? Danke für Eure Hilfe.
bringt dich wahrscheinlich nicht weiter, aber ich hatte bei der Simulation von IDDRs ein ähnliches Problem obwohl das Ganze auf dem FPGA einwandfrei lief... Ich weiß bis heute nicht ob ISim IOLOGIC simulieren kann...
Ja das dachte ich mir auch schon, das es nur synthetisierbar aber nicht simulierbar ist...
Öhm, an C1 muss natürlich der um 180° phasenverschobene C0 anliegen. Sonst passiert da nix. Beim ODDR2 muss man beide Takt-Eingänge belegen. Beim ODDR im Virtex gibts dann nur einen....da geht das so, wie du vorhast.
In ISim 12.1 (und Spätere) lassen sich alle IOLOIGCs ohne Probleme simulieren, man muss nur die Auflösung auf 1ps setzen (ist aber glaube ich Standard). GTX und TEMACs gehen ja auch ohne Probleme. Welcher Xilinx FPGA hat "ODDR_2", kenne beim V4/V5 nur "ODDR" oder bein 3E "ODDR" und "ODDR2". Beide funktionieren unter ISim 12.1 problemlos. Gast
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