Hallo, ich habe einen double buffer auf einem Virtex5 FPGA (XUPV5-LX110T Board) mit Block RAM realisiert. Die grobe Struktur des Design ist im angehängten Bild zu sehen. Über Ethernet werden Bilddaten empfangen und in einem frame buffer gespeichert. Wenn ein komplettes Bild empfangen wurde, wird der double buffer umgeschalten und es kann das nächste Bild empfangen werden. Parallel dazu kann die Berechnungseinheit das letzte Bild verarbeiten. Das Senden funktioniert analog. Aus Platzgründen möchte ich den externen DDR2 SDRAM verwenden, befürchte aber, dass mir die double buffer Struktur hier gar nichts mehr bringt. Ist das so? Der einfache Memory Controller, den ich mit dem MIG Core Generator erzeugen kann, hat ja nur ein Interface zum Speicher. Eine Alternative ist der MPMC, mit dem ich mehrere logische Interfaces erzeugen kann, die aber nur durch eine Arbitrierung das gleiche physikalische Interface verwenden, richtig? Das sind momentan die Möglichkeiten, die ich ausgemacht habe - hat jemand noch einen Tipp für mein Problem? Oder muss ich eben mit einem einzigen Interface leben? Grüße, Sebastian
Hängt einfach von der Memory-Bandbreite und der Taktfrequenz ab mit der du fährst. Natürlich braucht man eine Art Arbitrierung, damit mehrere Instanzen auf dasselbe Interface zugreifen können. Ich habe das damals so gemacht, dass der Memory mit doppelter Taktfrequenz läuft als die Userlogic.
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