Xilinx MGT: Frage zum Clock (-Correction)

[Christian R. (supachris)]

Ich hab eine Frage zu den Xilinx MGTs und das Clocking.
Wir planen ein neues System, bestehend aus einer Backplane mit einem 
Virtex 6 LXT und bis zu 16 Steckkarten, auf jeder ein Spartan 6 LXT. Die 
Karten sollen über jeweils einen 2.5Gbit/s SerialIO an den Virtex 
angebunden werden.
Wenn ich das Xilinx SerialIO Dokument ( 
http://www.xilinx.com/publications/archives/books/serialio.pdf ) richtig 
verstehe, brauche ich keine Clock Correction in den MGTs, wenn ich für 
beide Seiten den gleichen Quarzgenerator verwende, also den Ref-Clock 
mit von der Backplane auf die Karte(n) gebe? Ist das soweit korrekt? Da 
der V6 immer 4 MGTs in einem Block hat, kann ich also insgesamt vier 1:5 
Clock Buffer nehmen, und jeweils einen 4er MGT Block am Virtex sowie 4 
Steckkarten damit versorgen, um keine extra Clock Correction durch die 
KOMMA-Bytes im Datenstrom machen zu müssen? Außerdem steht in dem 
Dokument, wenn ich den RX-FIFO mit der selben Geschwindigkeit leere, wie 
ich den TX-FIFO beschreibe, brauche ich das sowieso nicht. Das hatten 
wir sowieso vor. Intern sollen die FPGAs mit 125MHz/16 Bit oder 
62,5MHz/32Bit arbeiten, was bei 8B/10B dann die 2.5Gbit/s ergibt. In der 
einen Richtugn wäre ein dauerndes einfügen von KOMMA-Chars etwas blöd, 
weil da sinnvollerweise ein 16k Worte FIFO in einem Rutsch geleert 
werden soll. In der anderen Richtung iat eh kaum Verkehr, da wären 
ständig IDLE Chars (K28.5 oder K28.1) unterwegs.
Hab ich das alles so richtig verstanden? Ist irgendwie ganz schön 
umfangreich diese MGT Geschichte. Ich hab auch schon so einen PLC2 
Workshop beim Chef angemeldet, aber bis das mal losgeht, muss ein 
Großteil des Konzeptes stehen....

Vielen Dank für Antworten und schöne Ostern euch allen.