CPLD - Signal toggeln

[Sam (Gast)]

Hallo,

ich habe zwei Inputs, welche ein internes Signal toggeln sollen. Bisher 
habe ich das in etwa so gelöst:

entity test is 
  Port ( 
    CLK : in  STD_LOGIC;
    RESET : in  STD_LOGIC;
    ON : in  STD_LOGIC;
    OFF : in  STD_LOGIC
  );
end test;

architecture Behavioral of test 
  signal STATE : STD_LOGIC;

begin
  process (RESET,CLK) begin
    if RESET = '1' then
      STATE <= '0';
    end if;

    ..
    ..
  end process;

  process (ON,OFF) begin
    if ON = '1' then
      STATE <= '1';
    elsif OFF = '1' then
      STATE <= '0';
    end if;
  end process;
end Behavioral;

Jetzt erhalte ich die Warnung, dass ich ein Latch fabriziert habe, was - 
soviel ich weiß - vermieden werden sollte. Ich frage mich nun, wie mache 
ich das mit einem Flip-Flop?

Danke schonmal für die Hilfe.

Gruß Sam

[Matthias G. (mgottke)]

Hallo Sam,

hier sind noch einige Dinge im Argen. Ich vermute mal, dass Du noch 
Anfänger bist.

Drei Dinge sind mir auf die Schnelle eingefallen:

1. Deine Signal STATE wird in mehreren Prozessen zugewiesen.
   Ein Signal kann (zumindest sollte) immer nur an einer Stelle (in 
einem Process oder concurrent) erfolgen.

2. Du verwendest den Clock nicht. Daher auch das Latch. Der Clock ist 
zwar in der sensitivity-Liste enthalten wird aber nicht verwendet.

3. Deine Entity hat keinen Ausgang. Für die Simulation ist das kein 
Problem. Aber sonst wird dir alles wegoptimiert.