XMega Clock Problem

[TSE (Gast)]

Hallo,

folgender Code läuft auf einem Xmega64A1 auf einem anderen Board ohne 
Probleme. Anderes Board aber ähnlicher Oscillator Aufbau geht dieser 
code jedoch nicht:

void Clock_init(void)
{
  //Config Crystal
  OSC.XOSCCTRL=OSC_FRQRANGE_12TO16_gc;
  OSC.XOSCCTRL |=OSC_XOSCSEL_XTAL_16KCLK_gc;
  //Start Crystal
  OSC.CTRL = OSC_XOSCEN_bm;
  while((OSC.STATUS & OSC_XOSCRDY_bm) == 0);
  
  //Config PLL
  OSC.PLLCTRL=OSC_PLLSRC_XOSC_gc;
  OSC.PLLCTRL|=0x02;
  
  //Start PLL
  OSC.CTRL|=OSC_PLLEN_bm;
  while((OSC.STATUS & OSC_PLLRDY_bm) == 0);

  //Select PLL as Source
  _delay_ms(10);
  CCP = CCP_IOREG_gc;
  CLK.CTRL = CLK_SCLKSEL_PLL_gc;
}

Zwar wird das CCP Bit gesetzt jedoch nicht die CLK Source geändert. Ich 
habe das Problem auf die letzten beide Zeilen eingrenzen können.
Setzte ich einen Breakpoint, steppe per Hand durch, und setzte den CLK 
Source  per Hand nach setzten des CCP Bits übernimmt er es.

Ich hoffe ihr könnt mir weiterhelfen.

Gruß
TSE

[Hans W. (hans_w30)]

Hy,
Also ich benutze fast den gleichen Code.
Sicher das du beim compilieren auf deinen Controller umgestellt hast? Da 
macht er ansonsten Probleme mit der Clock einstellung.

Das ist mein Code.

OSC.XOSCCTRL|=  OSC_XOSCSEL_XTAL_16KCLK_gc| OSC_FRQRANGE_12TO16_gc ;
OSC.PLLCTRL= OSC_PLLSRC_XOSC_gc | (1<<OSC_PLLFAC1_bp);  // PLL auf externen Osc einstellen & *2
    
OSC.CTRL |= OSC_PLLEN_bm | OSC_XOSCEN_bm;// PLL & externen OSC enable
    
while(!(OSC.STATUS & OSC_PLLRDY_bm));

CCP = CCP_IOREG_gc; //IOProtect
CLK.CTRL |= CLK_SCLKSEL_PLL_gc; // PLL als Clock auswählen

Gruß Hans

[TSE (Gast)]

Hallo Hans,

dein code zeigt den gleichen Fehler.

hab gerade etwas rumgespielt:

Wenn man erst per Hand das Bit für CLK_source setzt dann kann man es mit 
0x00 überschreiben. Will man jedoch was anderes schreiben ändert sich 
das von Hand gesetzte Bit nicht.

Gruß
TSE

[TSE (Gast)]

Hallo,

Fehler gefunden!

Ich hatte die Optimierung ausgeschalten (-00).
Nach aktivierung auf (-0s) läuft alles wie's soll.

Danke an Alle

Gruß
TSE

[stiller Beobachter (Gast)]

Der Grund kann es ja nicht sein.
Viel wichtiger wäre doch was wirklich passiert wenn die Optimierung den 
Clock beeinflusst.

Vielleicht ist ja das _delay_ms davon abhängig?

[Ansgar K. (paulderbademeister)]

  CCP = CCP_IOREG_gc;
  CLK.CTRL = CLK_SCLKSEL_PLL_gc;

Ohne Optimierung kann es passieren, dass CLK.CTRL nicht innerhalb von 4 
Zyklen geschrieben wird. CCP wird dann zurückgesetzt und es passiert 
nichts.

[stiller Beobachter (Gast)]

Ansgar K. schrieb:
> nicht innerhalb von 4 Zyklen...

Danke für den Hinweis.
Klingt gewollt, hast Du das irgendwo gelesen?

[TSE (Gast)]

Das delay kommt noch von der Fehlersuche. habs vergessen zu löschen 
ändert jedoch nichts.

Das ein nichtoptimierter code fürs ausführen einer bitmanipulation soo 
lange braucht hab ich nicht drann gedacht.

mal den assembler code ansehen.

@stiller beobachter

steht im Xmega A datasheet unter 3.12.1

[TSE (Gast)]

Hallo,

einmal mit optimierung:

  CCP = CCP_IOREG_gc;
0000013D  LDI R24,0xD8    Load immediate
0000013E  OUT 0x34,R24    Out to I/O location
  CLK.CTRL = CLK_SCLKSEL_PLL_gc;
0000013F  LDI R24,0x04    Load immediate
00000140  STS 0x0040,R24    Store direct to data space


einmal ohne:


  CCP = CCP_IOREG_gc;
00000190  LDI R24,0x34    Load immediate
00000191  LDI R25,0x00    Load immediate
00000192  LDI R18,0xD8    Load immediate
00000193  MOVW R30,R24    Copy register pair
00000194  STD Z+0,R18    Store indirect with displacement
  CLK.CTRL = CLK_SCLKSEL_PLL_gc;
00000195  LDI R24,0x40    Load immediate
00000196  LDI R25,0x00    Load immediate
00000197  LDI R18,0x04    Load immediate
00000198  MOVW R30,R24    Copy register pair
00000199  STD Z+0,R18    Store indirect with displacement

Der STD befehlt kommt erst nach 5 Zyklen

[stiller Beobachter (Gast)]

Tja, Compiler haben's manchmal nicht einfach.
Sie möchten auch mal ein Lob für gutes Optimieren.