set_input_delay und set_output_delay

[Timequest (Gast)]

Hallo Zusammen,
ich versuche gerade eine Timequest-Constraint-Datei  für ein Altera 
Design zu erstellen. Leider verstehe ich nicht, was genau mit 
set_input_delay und set_output_delay gemeint ist.

Evtl. kann mir jemand erklären, was diese beiden Begriffe bezogen auf 
ein Design mit einem DFF bedeuten. Das FF ist mit dem Pin Clock, dem 
Eingang Pin A und dem Ausgang Pin Q beschaltet.

Vielen Dank

[Harald F. (hfl)]

Das ist nicht ganz trivial, und deshalb würde ich empfehlen, mal ein 
paar Seiten des Timequest-Handbuchs zu lesen. Im aktuellen Buch ist das 
ab Seite 36 ganz gut beschrieben. Für den Eingang A deines Flipflops 
heißt das in Kürze Folgendes: Man nimmt an, dass ein externer Oszillator 
sowohl das FPGA als auch ein weiteres IC taktet. Dieses weitere IC 
liefert das Signal für den Eingang A deines FF. Mit set_input_delay 
spezifiziert man die Verzögerungszeit dieses Signals in dem weiteren IC 
bezogen auf den gemeinsamen Takt.

Grüße,
Harald

[FPGA Mann (Gast)]

wird dadurch was an den IO Delays verstellt oder ist es rein 
routing-technisches constraint, das dann geprüft wird?

[Harald F. (hfl)]

Das kan man einstellen, nennt sich Timing-Driven Synthesis. Im Handbuch 
steht:

The Timing-Driven Synthesis option specifies whether the design's 
Synopsys Design Constraints File (.sdc) timing constraints are used to 
better optimize the circuit during synthesis. This optionis available 
for all Altera device families supported by the Quartus II software 
except MAX 3000, MAX 7000, and Stratix family devices, and is turned on 
by default for supported device (Arria II GX, Cyclone III, Cyclone IV, 
HardCopy III, HardCopy IV, Stratix III, and Stratix IV) families. The 
Timing-Driven Synthesis option is ignored when the Classic Timing 
Analyzer is specified as the timing analysis tool.

Grüße,
Harald