vhdl Stimuli aus Dateien

[Tombo (Gast)]

Es geht bei meiner Frage um die Simulation. Deren Bedeutung bekommt man 
ja intensiv erklärt, aber leider sind die ja fast noch komplizierter, 
als die Synthese an sich.
So strauchel ich auch und zwar dabei, als erstes Ziel einfach Testdaten 
aus einer Datei zu lesen.

Es gibt ja mehrere Lösungen, wie so eine Datei aussehen kann. z.B. eine 
csv Datei mit Hex werten, csv mit dezimal Werten, eine Binardatei oder 
(was wohl am einfachsten ist zu Beginn) eine Datei mit 
Stringrepräsentationen der Stimuli. Also so bei 4 bit breiten Stimuli.

1100
1010
0000
(..)

Also pro Zeile nur ein Wert der Verarbeitet wird. Komplizierter und 
damit komfortabler werden möchte ich wenn ich so Erfahrung habe.

Nun zum Problem. Ich habe mir std.textio angeschaut und versucht eine 
ganz einfache Testbench zu machen. Das dut ist einfach 4 bit in und 
Ausgabe an 4 bit out.
Das (hoffentlich) Relevante aus der Testbench

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
use std.textio.all;

(...)

stim_proc: process(clk)  
  
file infile: text;
variable L : LINE;
variable str_stimulus: string(dat'range);
--variable stimulus : std_logic_vector(7 downto 0);
  
   begin    
  file_open(infile,"noname.txt",READ_MODE);
    
  wait until rising_edge(clk);
  
  while not endfile(infile) loop
    readline(infile, L);
    if( L'length = 0 ) then next;
    read( L, str_stimulus);
    dat <= to_std_logic_vector(str_stimulus); --dat ist ein 4bit std_logic_vector. Eingang vom dut
  end loop;

    --  wait;
end process;

Das funktioniert nicht. <to_std_logic_vector> is not declared. Ist das 
der einzige Fehler? Wie wandle ich den gelesenen String in den 
std_logic_vector um.
Mache ich es grundsätzlich richtig und wie handhabt ihr Testdaten, die 
aus einer Datei kommen? Man liest da leider sehr wenig auf den 
einschlägigen vhdl Seiten

[Clemens M. (panko)]

Habe ich mir so hinklamüsert für 'simulierte' Tastatureingabe von einem 
uart z.B. In Anlehnung an deinen code
Wenn es um andere Datenformate geht oder fuchsige Parser muss ich 
passen, ich übe vhdl sehr selten, aber immerhin ein Anfang vielleicht.

file hfile: text  open read_mode is "testfile.txt";
variable l: LINE;
variable chr : character;
variable bin : std_logic_vector(dat'range):=(others=>'0');
variable end_of_line : boolean := false;

while not endfile(hfile) loop
  readline(hfile, l );
  if(l'length /= 0) then       
    read(l , chr , end_of_line);   
       
    while end_of_line loop
       read(l , chr_stimulus, end_of_line);
       bin <= std_logic_vector(to_unsigned(character'pos(chr), bin'length));
    end loop;   
  end if;         
wait until rising_edge(clk);

[Str2Logic (Gast)]

Googeln ergibt "TXT_UTIL.vhd". Enthält viele
nützliche Tools wie to_std_logic_vector...

[Tombo (Gast)]

danke soweit!

Wenn ich dies package für eine Testbench benutzen möchte, übernehme ich 
es in das Projekt.
Wenn ich dann    use work.text_util.all    sage, meckert ise: Cannot 
find <text_util> in library <isim_temp>

sollte das nciht so funktionieren?

[Str2Logic (Gast)]

TXT_UTIL, nicht TEXT_UTIL !!

[Tombo (Gast)]

omg! verkriech

Danke dir!

[Franziskus (Gast)]

TXT_UTILL und TXT_UTTIL sind auch sehr hilfreich.

[René D. (Firma: www.dossmatik.de) (dose)]

Als zusätzlichen Tipp.

Der Kurs hatte mir die Tomaten aus den Augen entfernt.

http://www.stefanvhdl.com/