parallele Wandlung high-speed

[Gisbert (Gast)]

Ich habe 2 SERDES Eingänge am Xilinx V5 dazu benutzt, um hochfrequente 
digitale Daten abzuscannen (es geht nur um 1,0) und zu speichern. Mit 
der geringeren Frequenz kann ich dann aufs RAM. Nun möchte ich mehrere 
SERDES interlacen, um höhere Raten sampeln zu können. Jeder Eingang hat 
einen eigenen physikalischen CLK-buffer/Treiber, der ihm das Signal 
individuell zuführt. Soweit so gut. Das Problem ist nun nur noch der 
Taktversatz von z.B. 1/8 (500 MHZ), um auf 4GS zu kommen. Beim 
Anschießen an die IO Delay habe ich das Problem, dass der Coregen das 
irgenwie nicht bauen will. Jedenfalls synthetisiert das Design nicht. 
Simulieren ist ok.

Ergo habe ich mich daran gemacht, das per Hand aufzubauen. Leider können 
die Serdes aber nur 6 Bit direkt. Bei mehr als 6Bit muss man einen 
zweiten hinzuschalten. Hat das einer schon mal gemacht?

[Christian R. (supachris)]

Schau mal in die XAPP1064 weiter, da ist erklärt, wie man die kaskadiert 
und auch Beispielcodes dabei. Vielleicht hilft das weiter.

[Gisbert (Gast)]

Das Ganze ist etwas nebulös. Wie man das einstellen muss, steht nicht so 
direkt dabei. Das scheint auch für den Spartan zu sein, oder?

[J. S. (engineer)]

Du kannst versuchen, die neueste Xilinx zu nehmen. Ich hatte vor Kurzem 
auch Probleme im Umfeld der SERDES mit Xilinx. War allerdings der 
Virtex6. Leider ist die Doku Xilinx-typisch knapp. Beschreibe nochmal 
genau, was Du machst. Code?