Forum: FPGA, VHDL & Co. Xilinx Aurora v5.2: Channel_up aber kein Lane_up


Xilinx Aurora v5.2: Channel_up aber kein Lane_up
von Christian H. (christian_h16)

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Hallo,

ich arbeite seit einigen Tagen an der Implementierung eines Aurora IP 
Cores auf zwei Virtex 5 (ML507 Xilinx Board) via LWL.

In der Simulation (iSim) läuft die Initialisierung des Cores anfangs 
einwandfrei. Ich bekomme ein generiertes Clock Signal (TX_OUT_CLK) und 
auch ein Channel_UP (high). Nur leider wird keine Lane aufgebaut.

Hatte schon jemand Anderes aus dem Forum so ein Problem oder kann mir 
einen Tipp geben?

Vielen Dank!

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Re: Xilinx Aurora v5.2: Channel_up aber kein Lane_up
von Duke Scarring (Gast)

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Schau mal ins Xilinx-Forum [1]. Da erreichst Du mehr Leute mit Deiner 
Frage.

Duke

[1] http://forums.xilinx.com/

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