Dual Port Ram, VHDL

[Mass (Gast)]

Hallo,

Ich hab da ein Problem, ich habe ein Dual Port Ram, dort sind bestimmte 
Werte abgelegt, ich möchte explizit einen Wert zu ener bestimmten 
Adresse laden und dies in einer variable oder signal speichern, und 
solange dieser Wert nicht verändert wird, soll er so bleiben.

so ungefähr sieht das aus:

--mein Dual Port Ram

DPRAM_1 : DPRAM_1_S
      port map (
        -- Port A 
        clka => Clk,
        wea(0) => '0',                                    
        addra => WriteAddr, 
        dina => DataIn,
        douta => DataOut,
        -- Port B 
        clkb => Clk,
        web(0) => WriteEnable,
        addrb => Addr,
        dinb => WriteData,
        doutb => ram1b 
      );

SEL_BIT: std_logic_vector(7 downto 0) := x"5F"; --5F ist die Adresse des Wertes den ich laden will (der Wert ist entweder eine 0 oder 1).
variable sel: std_logic (0 downto 0);

Addr <= SEL_BIT(adr'range)
sel <= ram1b; --ich hab so gedacht, dass wenn zu der bestimmten Adresse ich den Wert lade, 
                       --ich den Ausgang des rams an die Variable sel übergebe, aber er läd ja alle werte des Rams, wie komme ich dazu, dass nur der eine Wert zu Adresse 5F übergeben wird und dann auch immer gespeichert bleibt.

Ich möchte eine Abfrage machen:

if sel = "0" then
Anweisung;
else
alternativ Anweisung;
end if;


wenn ich nun in der Simulation anschaue, läd er den wert an der STelle 
5F richtig, wie kann ich nun zielgnau, den bestimmten Wert an der 
Adresse 5F in eine Variable abspeichern, so dass er immer dort bestehen 
bleibt, jeden Takt soll er überprüfen nach diesen ´Wert, sobald dieser 
Wert geändert wird, wird ne andere Anweisung durchgeführt und der neue 
Wert bleibt dann in der variable.

[Uwe (Gast)]

Hää ? Nochmal was willst du machen ?

[Sebastian H. (sebihepp)]

Na, in dem du jeden Takt die Adresse erneut ausliest und mit dem 
gespeicherten Wert vergleichst.

[Duke Scarring (Gast)]

Dein Text liest sich für mich etwas wirr. Vergiss das erstmal mit den 
Variablen. Nimm Signale. Die Teile die einen Wert speicher heißen 
übrigens Register. Vielleicht kannst Du mit diesen Begriffen Deine Frage 
noch mal stellen?

Duke

[Uwe (Gast)]

> ich möchte explizit einen Wert zu ener bestimmten
> Adresse laden und dies in einer variable oder signal speichern
und wofür jetzt das Dual Port RAM ?

> solange dieser Wert nicht verändert wird, soll er so bleiben.
Ja das nennt man allgemein speichern

wo ist dein Problem ?

[P. K. (pek)]

Dein Hintergrund (welche Anforderungen führen auf solch eine Aufgabe, 
vielleicht muss Du Dir das Ziel nochmals vor Augen führen) ist mir zwar 
nicht ganz klar, würde es aber in etwa folgendermassen (frei nach 
"divide & conquer") angehen:

- Lass das RAM wie's ist, als Building Block. Egal ob FPGA oder 
ASIC/Chip, da existieren vorgefertigte RAM-Blocks, die Du nicht ändern 
oder mit Speziallogik anreichern willst, schon aus Timing-Gründen.

- Parallel dazu, sozusagen als Wrapper ums RAM herum baust Du ein kleine 
State-Machine mit besagtem Wert in einem Register, welche den Zugriff 
auf die erwähnte Speicherzelle abfängt und das Write-Enable falls nötig 
gated. Aus Timing-Sicht ist dazu zu sagen: Entweder Dein Design verträgt 
die (wenigen) zusätzlichen Logic-Levels die benötig sind, oder Du musst 
halt pipelinen.

[Mass (Gast)]

Ja ich weiß es ist doch einbißchen wirr, nachdem ich selbst gelesen 
hatte was ich geschrieben habe, nochmal
von einem VME Bus werden Adressen in das Dual Port Ram geladen, in das 
Dual port Ram (.coe file) sind einige Werte abgelegt und diese Adressen 
werden den einzelnen Werten zugewiesen. Nun möchte ich eine Abfrage 
machen, wenn eine bestimmte Adresse z.B 5F kommt, soll der Wert zu der 
zugehörigen Adresse in ein Register abgelegt werden, dabei wird das 
WriteEnable auf 0 gesetzt. Danach ist dieser Wert ja in diesem Register 
abgespeichert und ich mach daraufhin noch eine Abfrage, nämlich, falls 
dieser Wert eine null ist soll folgende Anweisuung durchgeführt werden 
ansonsten folgende Anweisung.

wie speichere ich nun den Wert, der an der besagten Adresse anliegt in 
ein Register.

Port A ist die VME Seite und Port B ist die Ram Seite (Werte in der .coe 
file)

DPRAM_1 : DPRAM_1_S
      port map (
        -- Port A 
        clka => Clk,
        wea(0) => '0',                                    
        addra => WriteAddr, 
        dina => DataIn,
        douta => DataOut,
        -- Port B 
        clkb => Clk,
        web(0) => WriteEnable,
        addrb => Addr,
        dinb => WriteData,
        doutb => ram1b 
      );

SEL_BIT: std_logic_vector(7 downto 0) := x"5F"; --5F ist die Adresse des Wertes den ich in das Register Regsel speichern will (der Wert ist entweder eine 0 oder 1), die Werte in der .coe file sind aber 16 bit groß
signal Regsel: std_logic (15 downto 0);

 if WriteAddr <= SEL_BIT(adr'range) then Regsel <= ram1b(15 downto 0); --muss ich hier nicht die explizite stelle des Wertes sagen oder nicht
end if;-- ist dieser Ansatz richtig oder mach ich immer noch einen Denkfehler

Danke für euere Hilfe, ich komme langsam an die Grenzen meiner VHDL 
Kenntnisse.

[Uwe (Gast)]

Du brauchst eine Statemachine mit Block RAM oder mußt dir selber aus 
Registern dein RAM bzw. CAM machen. Also ich hab zumindest den Eindruck 
das du ein CAM willst ( Contend Adressable Memory ). Guck mal ob es das 
ist was du willst und ob du das nicht schon als fertige Komponente hast. 
Ansonste selber machen.

[Mass (Gast)]

kannst du mir ein Beispiel zeigen wie das CAM aufgebaut ist oder 
funktioniert.Danke.

[Mass (Gast)]

Hallo, ich glaube sowas brauche ich.
Hab auf dieser Seite:

http://www.asic-world.com/examples/vhdl/cam.html

eine Cam gefunden, kann ich die für meine Zwecke gebrauchen. müsste doch 
statt den ganzen ports, die namen des Dual port rams ersetzen, den clk 
des rams und das enable, datain und addr usw. und die signale kann ich 
doch so lassen.

kannst mir einer anhand dieses Beispiels erklären wie das ganze 
funktioniert.Danke.

[Hans (Gast)]

Der CAM-Code ist großer Bullshit. SynplifPro optimiert alles weg, 
außerdem
gibt es im kombinatorischen Prozess eine kombinatorische 
Feedback-Schleife. Kauf dir mal lieber ein vernünftiges VHDL-Buch 
(Hinweise gibt es ja zu genüge) und fang an, selber nachzudenken.

VG, Hans

[Hans (Gast)]

Außerdem: Wo soll in der CAM-Beschreibung der Speicher sein? Ich sehe 
keinen!

[Matthias (Gast)]

Vielleicht hat ja das was damit zu tun:

-- Coder       : Deepak Kumar Tala (Verilog)
-- Translator  : Alexander H Pham (VHDL)

Lost in translation?

[Mass (Gast)]

Hallo, das eine problem hat sich geklärt, hatte sowas gar nicht nötig 
gehabt, hab aber ein weiteres Problem mit dem Dual port Ram.

Aus der VME Seite werden 5 bit Adressen auf das Port A des ersten Rams 
gegeben. Ich habe zurzeit 2 Dual Port Rams, die verschiedene Daten 
auslesen unter bestimmten Bedingungen, sollen auf den einen oder anderen 
DPR zugegriffen werden. für den zweiten Dual Port ram benötige ich 7 bit 
adressen um auf das Port A zu geben, da ich aber zu wenig adressen habe 
bastle ich mir einfach ein register einmal aus den ersten 4 bits der 5 
bit Adressen des ersten DPR, dafür muss ich für die Adressen 0-15 (Adr 
bits: 0-3) das WriteEnable deaktivieren, dann kann ich die Adressen in 
ein Register übernehmen. in dem DPR 1 habe ich 32 Register a16 bit daten 
drin. Das 31 reister ist bei mir unbenutzt, so will ich das 15 bit des 
31 Registers als Umschaltbit zwischen beiden DPRs benutzen und die 
letzten 3 bits für den Adressbereich für den 2 DPR.

hab so ungefähr implementiert:

signal SelReg: std_logic_vector(15 downto 0); --extra Register was den 31 register des 1 DPR generiert
alias sel: std_logic_vector(0 downto 0) is SelReg(15 downto 15); --umschaltbit, 15 bit des 31 Registers
alias Block: std_logic_vector(2 downto 0) is SelReg(2 downto 0); --3 bits für die DataAddressen für den 2 DPR

signal DataWriteAddr: std_logic_vector(6 downto 0); --Daten Adressen 4bits (Adressen des DPR1 + 3 untersten bits des SelReg)

--meine Dual Port Rams

DPRAM_1 : DPRAM_1
      port map (
        -- Port A 
        clka => Clk,
        wea(0) => VmeWriteEnabble,                                    
        addra => WriteAddr, 
        dina => DataIn,
        douta => DataOut,
        -- Port B 
        clkb => Clk,
        web(0) => Data1WriteEnable,
        addrb => Data1Addr,
        dinb => Data1WriteData,
        doutb => Dataram1
      );

DPRAM_1 : DPRAM_2
      port map (
        -- Port A 
        clka => Clk,
        wea(0) => VmeWriteEnabble,                                    
        addra => DataWriteAddr, 
        dina => DataIn,
        douta => DataOut,
        -- Port B 
        clkb => Clk,
        web(0) => Data2WriteEnable,
        addrb => Data2Addr,
        dinb => Data2WriteData,
        doutb => Dataram2 
      );



--VmeWriteEnable ist eine zwischenvariable für den WE des VME Busses
VmeWriteEnable <= '1' when Data1Addr /= x"1F" and MappedWriteEnable = '1' else 
         '0'; --das writeenable wird auf 1 eingeschaltet wenn die daten Adresse des DPR 1 ungleich 31ter Register ist, ansonsten soll WE deaktiviert werden, wenn das WE deaktiviert wird wird doch dann das DPR1 abgeschaltert

SelReg <= x"8000" when Data1Addr = x"1F" and MappedWriteEnable = '1'; ---SelReg ist das parallel Register zum 31 register des DPR1, soll mit der Vorgabe mit dem höchsten Bit gleich 1 zugewiesen werden, 
--wenn die Daten Adresse gleich 31 register ist (nur beim 31 register sollen die Prozesse ablaufen) und wenn das WE von der VME Seite 1 ist. 
  
VmeWriteEnabble <= '0' when Data1Addr(4) = '0' and sel = "1"; --nun will ich, dass das VmeWriteEnabble auf die Adressen 0-15 (Register) deaktiviert wird, wenn das 5 bit des Data1Addr 0 ist heisst es doch, 
--dass die ersten 16 Register angesprochen werden, die sollen dann abgeschaltet werden und diese 4 bits sollen dann DataAdress zugewiesen werden, und wenn das sel bit 1 ist, soll, mit dem sel bit will ich von DPR1 zu DPR2 wechseln können.
DataWriteAddr<= Sinus_Block(2 downto 0) & WriteAddr(3 downto 0) when sel = "1"; --dass ist nun das DataAddr, besteht aus den untersten 3 bits des extra Registers und 4 bits der Adressen des DPR1

Ich habs so ungefähr realisiert, aber ich glaube irgenwo mache ich einen 
Denkfehler funktioniert nicht ganz wie ich es will. Ich hoffe, dass man 
das verstehen kann was ich da gemacht habe und geschrieben habe. Vielen 
Dank.

[Duke Scarring (Gast)]

Simulierst Du Dir das Ganze? Ich finde meine meisten Fehler durch die 
Simulation...

Duke