MSP430 F1611 - SW FLL

[eactor (Gast)]

Hallo,
ich versuche gerade die Software Frequency Locked Loop von TI zu 
verstehen. Irgendwie hängt es noch etwas.

-1) man wählt man sein DELTA= Zielfrequenz/ (Externer Quarz / Prescaler)
also z.B. 256 für 1Mhz MCLK mit einem Externen Quarz mit 32Khz und 
Prescaler 8

-2) mit CCTL2 wird das Compareregister auf CCIxB gestellt was bei dem 
MSP430F1611 der  ACLK ist, sowie rising edge und capture mode

-3) mit dem TACTL wählt man den SMCLK als Zählerinput ,stelle Continuous 
mode ein und setzt Zählrichtung, Zähler und Prescaler zurück

Jetzt wird es Konfus zählt der Zähler immer bis er ffffh erreicht hat? 
Fungiert das Compare Register irgendwie als zweiter Zähler? Und wie 
stellt sich dort der Wert 256 ein? Wäre für Tipps dankbar.



http://www.ti.com/lit/ml/slaa443/slaa443.pdf
Für die FLL siehe: "fet140_fll_0*.c"

[eactor (Gast)]

Ok:
Also so wie ich das jetzt verstehe liegt am Capture Signal der 
geprescalte 32Khz Takt an, der dann einen Capture Event auslöst.
Derweil zählt der 16 bit Couter, wobei das Ziel ist das er bis zum 
Capture genau 256 (Delay) mal zählt.
Mein Denkblockade lag wohl daran das der Zähler nicht genullt wird und 
deswegen das CCR2 Register nie die 256 enthält, sondern nur den 
Absoluten Zählwert. Die eigentliche 256 egibt sich als Differenz 
zwischen 2 Zählvorgängen mit der Zeile
capture = capture - oldcapture entsteht.
Gruß
eac