Testbench für MUX4x1

[Stefan (Gast)]

Hallo zusammen,
ich bin gerade dabei mich mit VHDL zu beschäftigen. Ich habe mir dafür 
den Xilinx ISE 13.2 WebPack runtergeladen und wollte mal ein ganz 
einfaches Modell darin erstellen und anschließend mit einer Testbench 
simulieren. Bei der Testbench bekomme ich jedoch vom HDLcompiler zwei 
Syntaxfehler angezeigt, die ich einfach nicht finde...wer kann mir 
helfen?

Das Modell und die TB stammen aus dem Reichard & Schwarz

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity MUX4x1 is
    Port ( S : in  STD_LOGIC_VECTOR (1 downto 0);
           E : in  STD_LOGIC_VECTOR (3 downto 0);
           Y : out  STD_LOGIC);
end MUX4x1;

architecture Behavioral of MUX4x1 is

begin

  with S select
    Y <= E(0) when "00",
         E(1) when "01",
         E(2) when "10",
         E(3) when "11";

end Behavioral;

und hier die TB:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
ENTITY TB_MUX4x1 IS
END TB_MUX4x1;
 
ARCHITECTURE behavior OF TB_MUX4x1 IS 

  signal S1 : in  STD_LOGIC_VECTOR(1 downto 0); -- Hier soll ein Fehler sein
  signal E1 : in  STD_LOGIC_VECTOR(3 downto 0);
  signal Y1 : out  STD_LOGIC;
 
  component MUX4x1
    port ( S : in  STD_LOGIC_VECTOR(1 downto 0);
           E : in  STD_LOGIC_VECTOR(3 downto 0);
           Y : out  STD_LOGIC);
  end component;

  for all: MUX4x1 use entity work.MUX4x1(Behavioral);
  
BEGIN

  E1 <= "1010", "0101" after 400 ns;
  S1 <= "00", "01" after 100 ns, "10" after 200 ns, "11" after 300 ns,
        "00" after 400 ns, "01" after 500 ns, "10" after 600 ns, "11" after 700 ns;

  C1: MUX4x1 port map(S1, E1, Y1); -- Und hier soll der zweite Fehler sein

END behavior;

Die Fehlermeldungen lauten

ERROR:HDLCompiler:806 - 
"C:/Users/Stefan/Documents/Xilinx_proj/reference_designs/VHDLcode/TB_MUX 
4x1.vhd"  Line 36: Syntax error near "in".

und

ERROR:HDLCompiler:806 - 
"C:/Users/Stefan/Documents/Xilinx_proj/reference_designs/VHDLcode/TB_MUX 
4x1.vhd"  Line 54: Syntax error near ")".

Also ich seh da keine Syntaxfehler...was mach ich denn falsch?

Vielen Dank und viele Grüße,
Stefan

[Ottmar (Gast)]

Nur Ports haben eine Richtung. Signale nicht.
Einfach das "in" und "out" von der Signaldeklaration entfernen.

[Stefan (Gast)]

Hallo Ottmar :-)
vielen Dank! das war des Rätsels Lösung, jetzt funktionierts :-) freu

Viele Grüße und Danke!
Stefan