Ich habe (bisher fast leeres) Spartan 6 Design, das einen ChipScope mit 80 Signalen bei 4096 sampels beinhaltet. Das routing Ergebnis ist wie folgt: Number of RAMB16BWERs 20 268 7% Number of RAMB8BWERs 1 536 1% Das entspricht der Schätzung während des ChipScope definierens. Alle anderen Resourcen (LUTs, slices, FFs) stehen bei 3%-30%, es gibt nichts >30%! Wenn ich jetzt aber die sample Tiefe verdopple, verdoppelt sich die Schätzung, aber das Design wird nicht geroutet, weil angeblich zuviele RAMs benötig werden. Jemand eine Idee?
vielleicht wird bei der Auslastung der ChipScope-Anteil nicht mit angezeigt? Brauchst du wirklich 80 Signale im Chipscope? Klingt nach Overkill....
Sind das 80 Signale oder 80 Bit Signale? Eigentlich wird Xilinx die gesamten Resourcen aus und auch bei der Synthese wird schon "overmapped" angemeckert.
Es sind maximal 80 "bits" von insgesamt 7 Signalen / Vektoren @ 4096 samples. Kann das Problem jemand nachvollziehen? Wer hätte einen maximalen Wert eines ChipScope designs parat?
Bei mir approximiert der ChipScope Pro Core Inserter 18 BRAMs. Duke
Für einen Spartan 6? Ich nutze ISE 13.2. Kannst Du ein design mit 40-50 BRAMs routen lassen?
Ach so: "18" zeigt er mir im Scope auch an, am Ende werden 20 verbraucht. Allerdings nicht vom Restdesign. Das enthält keine RAMs. Gfs werden sie mitbenutzt. Wenn ich auf 8192 stelle, sind es angeblich 41, die er verwenden wird. Das müsste von der Reserve 5x reichen. Aber es kommt: <CoreGen>:ERROR:sim - BRAM utilization for the selected configuration exceeds the no. of <CoreGen>:ERROR:sim - Failed to generate 'ila_pro_0'. Failed to resolve generic values. <CoreGen>:ERROR:sim:877 - Error found during execution of IP 'ILA (ChipScope Pro - Das ist eine Macke im ISe, denke ich. Ich mache einen Webcase draus.
und richtig geschätzt: http://www.xilinx.com/support/answers/44279.htm 13.3 solls richten , na dann.
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