Quartus 2 - Logiksynthese aus VHDL anzeigen lassen

[Alex (Gast)]

Hallo zusammen,
ich bin VHDL neuling und wollte mir in Quartus 2 einmal aus einem VHDL 
beispiel die logikbausteinverknüpfung synthetisieren und anzeigen 
lassen. der code wird erfolgreich kompiliert, ich weiß nun aber nicht, 
wie ich die synthese anzeigen lassen kann (um zu verdeutlichen was ich 
mit synthese meine: "schaltplan" aus ands, ors, flipflops, etc).

Kann mir dabei jemand helfen? Ich würde gerne wissen, was quartus 2 aus 
dem VHDL code macht:

-- Mealy Machine
ENTITY test IS
PORT (x, clock : IN bit;
z : OUT bit);
END test;
ARCHITECTURE behavioral OF test IS
TYPE state_type IS (s0, s1, s2, s3);
SIGNAL current_state, next_state:
state_type;
BEGIN
-- process to hold synchronous elements
sync: PROCESS
BEGIN
WAIT UNTIL clock'EVENT AND clock='1';
current_state <= next_state;
END PROCESS;
-- process to hold combinational logic
comb: PROCESS (current_state, x)
BEGIN
CASE current_state IS
WHEN s0 =>
IF x='0' THEN
z <= '0';
next_state <= s0;
ELSE
z <= '1';
next_state <= s2;
END IF;
WHEN s1 =>
IF x='0' THEN
z <= '0';
next_state <= s0;
ELSE
z <= '0';
next_state <= s2;
END IF;
WHEN s2 =>
IF x='0' THEN
z <= '1';
next_state <= s2;
ELSE
z <= '0';
next_state <= s3;
END IF;
WHEN s3 =>
IF x='0' THEN
z <= '0';
next_state <= s3;
ELSE
z <= '1';
next_state <= s1;
END IF;
END CASE;
END PROCESS;
END behavioral;

[Klaus (Gast)]

Code einrücken!!!!!!1einself Sowas geht ja gar nicht!

Den "Schaltplan" findest du unter (wenn ich das richtig im Kopf habe) im 
Tasksfenster unter Analysis & Synthesis  -> Net list viewers -> RTL 
Schematic

[Alex (Gast)]

Herzlichen Dank und entschuldigung für das fehlende Einrücken!

[Sigi (Gast)]

Schau mal im Tast-Fenster, Flow:Compilation,
CompileDesign->NetListViewer->XYZ-Viewer
(XYZ: z.B. RTL).