Clock_Derived bzw. PLL

[Himenek (Gast)]

Hi,

also ich verwende das Altera Board DE2-115 mit einem Cyclone IV E FPGA.
Zudem habe ich eine externe AD/DA Karte, welche über die Altera 
Erweiterungskarte THDB-HTG mit dem Board verbunden ist.

Ich arbeite mit MatLab 2010a und habe Quartus 11.1 incl DSP Builder 
installiert.

Nun habe ich ein MatLab Modell erstellt und mit dem Signal Compiler 
kompiliert um eine .qdf etc zu erzeugen.

In meinem Modell würde ich gerne mit verschienden Clocks arbeiten.
Also habe ich eine Base Clock erstellt (DSP Block) und via PLL mehrere 
Clocks generiert. Leider kann ich meine PLL nur bis max 850µs 
einstellen, was mir nicht genügt, da ich im kHz Bereich arbeite.

Eine weitere Idee war es mit Hilfe von Clock_Derived Blöcken meine Base 
Clock zu variieren. Dies klappte dann im Modell und ich konnte es 
fehlerfrei kompilieren.

Nun möchte ich die.qdf in ein HIL Block laden und wähle als Clock, meine 
Base Clock aus, da auf dieser meine Clock_Derived basieren.
Nun müsste ich aber die Clock_Derived Blöcke und deren Reset entweder 
als Ein-/Ausgang in meinem HIL Block haben oder sie als Export 
markieren, um keine Ein-/Ausgänge an meiner HIL zu haben.
In meinem HIL Modell habe ich natürlich auch die Clock und die Clock 
Derived im Design.

Leider funktioren sowohl PLL als auch Clock_Derived nicht in HiL und ich 
weiß nicht warum.

Muss ich die Clock_Derived irgendwie im HIL ansteuern, einen Wert 
zuweisen oder garnicht im Design implementieren, da sie schon im Modell, 
welches in .qdf kompiliert wird, vorhanden sind?

Ich hoffe jemand kann mir weiterhelfen, denn so langsam verzweifle ich 
daran, da mir die Ideen ausgehen.

MfG Himenek

[Uwe (Gast)]

mach doch nen Paar FlipFlops nach der Clock !
Bei einem JK FlipFlop nach dem PLL hast du schon die Doppelte Zeit.

[Himenek (Gast)]

das wäre eine Möglichkeit.

Aber ich würde gerne wissen, warum es nicht mit den oben beschriebenen 
Mitteln geht. Die sind ja für solche zwecke konzipiert.