FIFO Ausgangsdaten erst nach dem dritten Takt da

[Bernd (Gast)]

Hallo,

ich bin neu bei VHDL und wollte nun mal ein normales FIFO ausprobiren, 
dass ich mit dem IP Core Generator von ISE erstellt habe.

- FIFO:
 - 64 bit width (Eingang und Ausgang)
 - 1024 bit depth
 - kein First-Word-Fall-Through


Um nun habe ich den rd_en und rw_en port konstant auf '1'gesetzt.
Ich dachte damit würde alles was ins FIFO geschrieben wird einen Takt 
später am Ausgang wieder sichtbar. Laut simulation vergehen dazwischen 
aber 3 Takte.

Weiss jemand an was das liegt?

Danke für jede Antwort.

[D. I. (Gast)]

Schau ins Datenblatt vom FIFO aus dem CoreGen, da steht dass das 
Verhalten so ist.

[Bernd (Gast)]

super, dann ist ja alles gut.
Danke