Erstmal kurz zu mir, weil erstes Posting: entwickle teilweise VHDL, bis jetzt im für CPLD's. Kam dabei auch mit LOG/iC2 inn Berührung, um dies in VHDL umzusetzen. nun zu meiner Frage: Ich simuliere bisher mit Modelsim und nehme als Anregung der Signale die Macro "Sprache" von Modelsim. Normalerweise wird ja eine Testbench erstellt und diese verwendet. Die MAcros kann man schnell änder und anpassen, was mir fehlt, ist bestimmte Vorgaben zu treffen wenn etwas nicht funktioniert (also Soll-Vorgaben). Wo liegen die Vorteile in so einer Testbench gegenüber den Macros? Thomas
Ein Vorteil hat die Testbench gegenber einem Makro: Du kannst auch andere Simulationstools verwenden. Wie z.B. "Altium Protel DXD 2004" oder "Peak-FPGA" Wenn Du mal wissen möchtest wie eine solche Testbench aufgebaut ist dann schau Dir mal meine Testbench an. (ist im Anhang)
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.