Vektorgröße verändern

[knut (Gast)]

Hallo,

wie kann man ein STD_LOGIC_VECTOR, dessen Vektorlänge beispielsweise 12 
beträgt, auf 16 vergrößern (mit Nullen an den höherwertigen Bits 
auffüllen)

Also ich habe beispielsweise folgenden Aufbau:

entity test is
port (test16 : out std_logic_vector (15 downto 0) 
);
end test

architecture behavioral of test is

signal t12 : std_logic_vector (11 downto 0) := "000000000011";
signal t16 : std_logic_vector (15 downto 0);

begin

t16 <= "0000" & t12; 
test16 <= t16;

end behavioral;

Ist das so synthesetechnisch realisierbar?

[Strubi (Gast)]

Moin knut,

ist so korrekt. Alternativ siehe auch resize(), wenn's um 
Vorzeichenerweiterung (sign extension) geht.

[knut (Gast)]

Danke :)