Hallo miteinander, bitte wiedermal um Hilfe! Wie übersetzt man folgendes, von ABEL-> VHDL? Das in der geschwungenen Klammer ist klar { vt6..vt0 NODE istype 'REG'; teiler[vt6..vt0]; teiler.clk=takt; teiler:=teiler+1; } Jetzt brauche ich aber, aus dem vorteiler ein Bit, beispielsweise vt3 für einen anderen Takt. ítakt:=vt3; Da ich in VHDL nur mit einem Std_logic_vector(6 downto 0) arbeiten kann, weiß nicht wie man sich da ein Bit herausholt! Wie kitzle ich ein Bit, aus diesem Vorteiler, der in VHDL als Standardlogikvektor definiert ist?? Danke, michi:-)
Danke Jens, es arbeitet, da kann ich mir jetzt sogar nach Abel-Schema einen Teiler bauen! Danke, michi:-)
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