BRAM wird nicht richtig ausgelesen

[Tom (Gast)]

Hallo VHDL Profi's,

ich habe folgendes Problem. Ich habe eine BRAM Componente instanziiert, 
welche aus dem Top Level die Write und Read Adressen erhält. Anhand 
einer Testbench konnte ich jedoch sehen, dass die erste Zeile des RAM's 
nicht ausgelesen wird. Erst die zweite Zeile ist Anfang des RAM's.

Entweder wird die erste Zeile gar nicht mit dem ersten Wert beschrieben 
oder die erste Zeile wird nicht richtig ausgelesen.

Hier der Code für den Adressen Prozess:

process (clk, lval)
  begin
    if rising_edge(clk) then
      if lval = '1' then      
        enable <= '1';              -- nachdem lval = 1, enable  1 
        write_counter <= write_counter + 1;      
      else
        write_counter <= (others => '0');
        
      end if;
      
      if lval = '0' then
        if (enable = '1') then
          read_counter <= read_counter + 1;      
        end if;
      
      else 
        read_counter <= (others => '0');
        
      end if;
    end if;
      write_address <= std_logic_vector(write_counter);
    read_address <= std_logic_vector(read_counter);
    write_address_test <= std_logic_vector(write_counter);
    read_address_test <= std_logic_vector(read_counter);    
    
  end process;

write_address_test und read_address_test dienen nur zur Anzeige der 
Signalwerte.

Solange lval = 1 ist, soll der RAM beschrieben werden, sobald lval auf 0 
wechselt, soll der RAM auslesen werden. Enable wird gesetzt, sobald lval 
= 1 ist. Eine Abbruchbedingung  für den Auslese - Adressencounter und 
enable ist noch nicht implementiert, dies wird abhängig sein von der 
Anzahl der Elemente im Speicher. Später soll auch nur ein gewisser 
Bereich des RAM's ausgelesen werden und nicht mehr alle Werte. Aber das 
zu späteren Stunde.

Die Portmap sieht folgendermaßen aus:

PM1: BRAM port map ( clk => clk,
              data_a => data_a,
              data_b => data_b,
              write_address => write_address,
              read_address => read_address,
              enable => enable,
              write_enable => lval,
              data_out_a => data_out_a,
              data_out_b => data_out_b
              );

Ein Screenshot habe ich dem Anhang hinzugefügt. Die ersten zwei Werte, 
welche in im Speicher mit einer Breite von 24 Bit (2 x 12) ablegegt 
werden, fehlen bei der Ausgabe (data_out_a und data_out_b), also die 53 
und 61.

Kann mir jmd. sagen, wo ich den Denkfehler habe?

Viele Dank und Grüße,

Tom

[Tom (Gast)]

PS: Der BRAM sieht folgendermaßen aus:

entity BRAM is
port(
clk    : IN std_logic;
data_a : IN std_logic_vector(11 downto 0);
data_b : IN std_logic_vector(11 downto 0);
write_address : IN std_logic_vector (11 downto 0);
read_address : IN std_logic_vector (11 downto 0);
enable : IN std_logic;
write_enable :  IN std_logic;
data_out_a: OUT std_logic_vector(11 downto 0);
data_out_b: OUT std_logic_vector(11 downto 0)
);
end BRAM;


architecture Behavioral of BRAM is
type t_bram is array(0 to 4095) of std_logic_vector(23 downto 0);
signal bram : t_bram;

--signal write_address : integer range 0 to 4095 := 0;
--signal read_address : integer range 0 to 4095 := 0;


begin



process (clk)
begin
   if rising_edge(clk) then 
    if enable = '1' then
      if write_enable='1' then
      --  write_address <= write_address + 1;
        
        bram(conv_integer(write_address)) <= data_a & data_b;
        --bram(write_address) <= data_a & data_b;
      
      else
      --  read_address <= read_address + 1;
        data_out_a <= bram(conv_integer(read_address))(23 downto 12);
        data_out_b <= bram(conv_integer(read_address))(11 downto 0);       
      end if;  
    end if;
   end if;    
end process;




end Behavioral;

[SuperWilly (Gast)]

Das "enable" wird einen Takt nach "lval" gesetzt!


VG, SuperWilly

[Tom (Gast)]

TATSACHE :-) OHMAN,

vielen Dank. Manchmal sieht man den Wald vor lauter Bäume nicht

[Tom (Gast)]

Ok, nun möchte ich den RAM nicht mehr komplett von vorne auslesen. Ich 
habe einen Adresswert, mit dem ein gewisser Bereich vor dem Wert und 
einen Bereich nach den Wert ausgelesen werden soll.

Also wenn ich meinen Speicher mit 1000 Werte (500 Speicherzeilen) 
beschrieben habe und ab Adresse 350, 400 Werte (200 Zeilen) um die 350 
herum "ausschneiden" möchte, also alle Zeilenwerte von Zeile 250 - 450 
auslesen möchte, wie weise ich das genau meiner read_address zu?

Ich müsste doch jetzt im folgenden Code den read_counter so 
programmieren, dass er ab Adresse (Mittelwert - auszuschneidener Bereich 
/2) also  350 - (200/2) dann genau 200 mal die Adresse hochzählt, oder?

process (clk, lval)
  begin
    if rising_edge(clk) then
      if lval = '1' then      
        enable <= '1';              -- nachdem lval = 1, enable  1 
        write_counter <= write_counter + 1;      
      else
        write_counter <= (others => '0');
        
      end if;
      
      if lval = '0' then
        if (enable = '1') then
          read_counter <= read_counter + 1;      
        end if;
      
      else 
        read_counter <= (others => '0');
        
      end if;
    end if;
    write_address <= std_logic_vector(write_counter);
    read_address <= std_logic_vector(read_counter);
    write_address_test <= std_logic_vector(write_counter);
    read_address_test <= std_logic_vector(read_counter);    
    
  end process;

[SuperWilly (Gast)]

Was genau hast du eigentlich vor? Ist das eine Fingerübung oder steckt 
ein tieferer Sinn dahinter?

Denk mal darüber nach, eine Zustandsmaschine einzusetzen. Hier kannst du 
in verschiedenen Zuständen machen, was Du willst: RAM füllen, RAM 
komplett auslesen, RAM bereichsweise auslesen usw.

VG, SuperWilly