Toplevel ports nicht auf FPGA-Pins legen

[Klaus (Gast)]

Moin,

ist es irgendwie möglich, dass mal Ports der Toplevel Entity nicht auf 
FPGA Pins plaziert? Wenn man kein Location Constraint vorgibt, sucht der 
Fitter sich ja selber nen Platz. Findet er keinen, schlägt der 
Bauvorgang fehl. Ich würde gerne dafür sorgen, dass einzelne Signale 
nicht auf einen IO-Pin gelegt werden. Klar, damit sind die Signale 
überflüssig und fallen der Logikoptimierung zum Opfer. Warum ich das 
trotzdem gerne hätte: Damit könnte ich in einem breiten Bus dafür 
sorgen, dass die Nummerierung der Signale identisch mit den Nummer an 
einem Steckverbinder auf der Leiterplatte sind.

Toolchain: Altera Quatus 12.0SP2

[cfgardiner (Gast)]

Hallo,

aus einer ähnlichen Motivation (z.B. volle Busbreite für Simulationenen 
etc.) mache ich meine Designs wohl ähnlich. Meine Lösung ist folgendes:

- Es gibt ein FPGA Top-Level mit Realen Pinning

- Unmittelbar darunter gibt es einen FPGA Core, der port-technisch eine 
Übermenge des FPGA Top ist. Hier werden alle Busse dargestellt wie ich 
sie sehen möchte. Untere Adressbits etc werden dann bei der Synthese 
wegoptimiert. Auch das mappen externe BIDI Pins zu getrennte Ein/Aus 
Busse findet hier statt.

- Erst in dem "FPGA Core" Block gibt es Substrukturen

Viel Erfolg,
Charles

[user (Gast)]

du kannst die pins auf virtual pins legen (in der qsf-Datei folgendes 
eintragen):

set_instance_assignment -name VIRTUAL_PIN ON -to xxx

[Michael (Gast)]

du kannst das ganze auf einen logic analyzer core legen, dann ist es 
auch verbunden

bei xilinx ist es der vio