Lattice Diamond VHDL I/O Verknüpfung

[FPGA-Takt (Gast)]

Hallo,

ich versuche gerade mit Lattice Diamond eine Art "Hello World Programm" 
zu schreiben (Blinklicht). Ich kenne mich nicht besonders gut in diesem 
Fachgebiet aus und hänge deshalb an einer Stelle.

Wenn ich den VHDL Code systethisiert habe müsste man soweit ich es 
verstanden habe das Design nun mit den Anschlüssen des FPGAs verbinden / 
verknüpfen.

Wo macht man diese Einstellungen?

Das Package View bzw. die Spreadsheet View sieht verdächtig aus ich 
würde mich über einen Tipp in die richtige Richtung freuen.

Grüße
FPGA-Takt

[Lattice User (Gast)]

Spreadsheet View oder von Hand im Contraint File (.lpf)

[FPGA-Takt (Gast)]

Hallo,

danke für deine Antwort ich kann nun in Beispielprojekten die 
Pinbelegung ändern. Wenn ich ein eigenes Projekt mache, gibt es im 
Spreadsheet View nicht die Möglichkeit die Signale zu verknüfen ( die 
Signalnamen gibt es nicht bzw. man kann keinen Rechtsklick in das 
Signalfeld machen).

Ich habe die Befürchtung, dass ich keine Verknüpfung des Synplify Tools 
mit dem Diamond habe (sofern das so gedacht ist).

Das Projekt habe ich über New->Projekt angelegt. Dann in Synplify 
gegangen und im Project Files auf den "Projektnamen"_syn --> "add Source 
File" und ein vhdl File ausgewählt. Das kann ich nun ohne Fehler 
durchlaufen lassen (Run).

Wie geht man ab diesem Punkt vor um die Signale auch im Spreadsheet View
benutzen zu können?

Der vhdl-Code hat so eine Beschriebung, muss man da evt. noch ein 
Package generieren?

entity blinklicht is
    Port ( clk : in  STD_LOGIC;
           led : out  STD_LOGIC);
end blinklicht;

Für jede Hilfe dankbar
FPGA-Takt

[Lattice User (Gast)]

Man muss das Projekt im Diamond verwalten, lass Synplify erst mal aussen 
vor.

Ich Raubkopiere mal von mir selbst aus einem anderen Posting ;.)


1. Diamond Starten
2. File->New-Project
3. FPGA auswählen,
4. lauflicht.vhd der Dateiliste hinzufügen.

Damit ist das Projekt angelegt.
Im Linkem Panel von Filelist auf Process wechseln
Doppelclick auf "Place&Route Trace" um alle Schritte bis zur statischen
Timing Analyse zu starten.

Bei obigen Vorgehen sind jetzt erstmal Pins automatisch zugewiesen
worden, das kann man dann im "Spreadsheet View" auf die tatsächliche
Pins ändern.
(Spreadsheet View wird mit dem Icon ganz links in der Toolbar
aufgerufen)
Danach nochmal "Place&Route Trace"

Wenn man einen "Schaltplan" sehen will:
Synplify starten (im Tools Menu)
Im Synplify F8 (bzw Run->Run)
HDL-Analyst->RTL->Flattened View

[FPGA-Takt (Gast)]

Nice, Danke!

Die Simulation scheint recht wichtig zu sein; wird dies in Diamond über 
Active HDL gemacht bzw. gibt es dort Tutorials zu?

FPGA-Takt

[Chris2k (Gast)]

Ja, über Active HDL.

Tutorials benötigt man eigentlich nicht. Vorgehensweise:

1. in Diamond: Design -> Generate Hierarchy, dann die oberste Box in der 
Hierarchie-Ansicht rechtsklicken und Testbench erzeugen
2. Testbench (*_tb.vhdl) wird automatisch auf der linken Seite 
hinzugefügt, diese für die Simulation bearbeiten (Eingangsstimuli per 
VHDL hinzufügen)
3. Active HDL über den Symbolleisten-Button in Diamond starten, es 
öffnet sich ein Wizard, der im letzten Schritt schließlich Active HDL 
startet (gleichzeitig wird ein Skript erzeugt auf der linken Seite in 
Diamond, darauf braucht man dann nur noch doppelklicken und Active HDL 
startet mit den im Wizard gemachten Angaben)
4. In Active HDL schließlich Simulation -> Initialize Simulation und auf 
den Button mit den Signallinien (rechts von der Diskette) eine neue 
Waveform erzeugen
5. Gewünschte Signale/Variablen von der linken Seite in die Waveform per 
Drag&Drop reinziehen, und auf einen der Play-Buttons in der Symbolleiste 
klicken

Rechtsklickt man die Signale in der Waveform an, kann man über den 
Eintrag Properties zwischen hex/bin/dez-Darstellung umschalten. Das 
sollten die wichtigsten Dinge sein, mit denen man erstmal was sieht.

[Holger (Gast)]

Hier ein Info für Diamond.
Hier auf dem Video ca. nach 13:00 Minuten
http://www.youtube.com/watch?v=-sbJ-2qhNbw

Gruss Holger.