einfacher Takteiler, Zustand x

[synthese (Gast)]

Frohe Weihnachten!

Ich habe ein kleines Problem, was ich nicht verstehe. Habe nun alles 
rausgelöscht was ich nicht brauche und es nur noch ein sehr kleiner 
process übrig geblieben.

Ich möchte im Prinzip nur den CLK durch zwei Teilen (Brauche aber einen 
duty cycle von 50%). Warum funktioniert das so nicht?

testprocess : process
begin
  wait until rising_edge(clk_in);
    clk_out <= '0';    
    if (testsig2 = 0) then 
      testsig2 <= 1;
    else 
      clk_out <= '1';
      testsig2 <= 0;
    end if;
end process testprocess;

[Josef G. (bome)]

Ich hätte geschrieben:

if clk_in'event and clk_in = '1' then clk_out <= not clk_out; end if;

oder entsprechendes mit rising_edge.
Was du geschrieben hast, verstehe ich nicht.

[synthese (Gast)]

Hallo,

danke für deine Antwort. Der obige Code müsste auch stimmen ... aber 
selbst mit deinem funktioniert es nicht. ... irgedwie steh ich aufem 
Schlauch und es macht mich verrückt ;-)

Eigentlich habe ich einen Counter der hochzählt und bei jedem geraden 
Wert Daten an eine Leitung anlegt und bei jeden ungeraden Wert die Daten 
übernimmt. Deswegen der etwas komplizierte Code.

Leider ist selbst in dem einfachsten Code ein Fehler drin, oder er 
simuliert nicht richtig ....

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;


entity fasdf is
    Port ( clk_in : in  STD_LOGIC;
           clk_out : out  STD_LOGIC);
end fasdf;

architecture Behavioral of fasdf is
signal clksig : std_logic := '0';
begin

testprocess : process(clk_in)
begin
  if clk_in'event and clk_in = '1' then 
  clksig <= not clksig;
  end if;
end process testprocess;
clk_out <= clksig;

end Behavioral;

Die TB ist die Standart von Xilinx erzeugte ...

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
ENTITY tb IS
END tb;
 
ARCHITECTURE behavior OF tb IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT fasdf
    PORT(
         clk_in : IN  std_logic;
         clk_out : OUT  std_logic
        );
    END COMPONENT;
    

   --Inputs
   signal clk_in : std_logic := '0';

   --Outputs
   signal clk_out : std_logic;

   -- Clock period definitions
   constant clk_in_period : time := 10 ns;
   constant clk_out_period : time := 10 ns;
 
BEGIN
 
  -- Instantiate the Unit Under Test (UUT)
   uut: fasdf PORT MAP (
          clk_in => clk_in,
          clk_out => clk_out
        );

   -- Clock process definitions
   clk_in_process :process
   begin
    clk_in <= '0';
    wait for clk_in_period/2;
    clk_in <= '1';
    wait for clk_in_period/2;
   end process;
 
   clk_out_process :process
   begin
    clk_out <= '0';
    wait for clk_out_period/2;
    clk_out <= '1';
    wait for clk_out_period/2;
   end process;
 

   -- Stimulus process
   stim_proc: process
   begin    
      -- hold reset state for 100 ns.
      wait for 100 ns;  

      wait for clk_in_period*10;

      -- insert stimulus here 

      wait;
   end process;

END;

[Hmm (Gast)]

Lösch mal den Prozess clk_out_process aus der Testbench. Aus irgendeinem 
unerfindlichen Grund produziert der Wizard für alles was nur irgendwie 
clk enthält einen Prozess mit Takt auch wenn das Signal vom der UUT aus 
eigentlich ein Ausgang ist.

[synthese (Gast)]

Okay, Danke das ist es .. man man man ... das hat mich jetzt ein paar 
Minuten gekostet!!! Vielen Dank.
Frohe Weihnachten an alle!