Xilinx XPS Simulation HDL Files - Format

[Philip (Gast)]

Hallo,

Ich habe mit XPS ein Microblaze-System erstellt, das ich jetzt 
simulieren möchte. Mit "Generate Simulation HDL Files" werden die 
entsprechenden Dateien erzeugt. Als Sprache habe ich VHDL eingestellt 
und in diesem Format werden die files auch erstellt - bis auf eine! Die 
wird in Verilog erstellt. Das ist insofern ein Problem als ich für 
Modelsim nur eine VHDL Lizenz habe. Als Workaround habe ich jetzt das 
File in ISE synthetisiert und ein Post-Synthesis Simulationsmodell 
erstellt. Aber lieber würde ich verstehen, warum dieses File überhaupt 
in Verilog erstellt wird...

Gruß Philip

[Duke Scarring (Gast)]

Um welche Datei handelt es sich denn?

Duke

[Christian R. (supachris)]

Vielleicht wie so mancher IP Core bei Xilinx ein verschlüsseltes Verilog 
file, die secureip geht bei Xilinx nur mit Verilog.

[Philip (Gast)]

Ist ein Axi-Interconnect. Die Datei heißt: system_axi4lite_0_wrapper.v