Verilog befehle

[Xion (Gast)]

Hallo zusammen,
ich versuche gerade mir Verilog beizubringen. Ich bin auf diese 2 
Befehle gestossen die ich mir leider nicht erklären (ergooglen) kann.

--> always @(*) begin --> always ist mir bekann, was bedeutet das dadrin 
enthaltene stern?
--> assign #4 ..... --> was bedeutet hier die raute?

vielen Dank!

[jjj (Gast)]

http://stackoverflow.com/questions/6009998/verilog-always-block-using-symbol

[Xion (Gast)]

Wenn ich das richtig verstehe, es weden alle inputs eines moduls in 
always aufgenommen!