wire Definition in Verilog

[Owen S. (senmeis)]

Hi,

ist es besser, Leitungen wie folgt zu definieren

wire [31:0] test_data;

statt

wire [0:31] test_data;

Es ist zu merken, bei der letzteren "test_data" im Simulator auch nach 
[0:31] dargestellt ist.

Gruss
Owen

[hiall (Gast)]

Für mich ist das erste intuitiver und deswegen mach ich das sorum aber 
generell ist das ja nur eine bezeichnungsfrage