Hi, mit folgedem Code moechte man einen Zaehler generieren, der sich mit jedem Takt erhoeht. Im Simlulator hat der Ausgang jedoch nur den Wert “ZZZZZZZ0”. Ist die Initialisierung falsch?
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Gruss Owen
> Ist die Initialisierung falsch? Sieh mal den Beitrag "Re: Verilog - Zähler zählt nicht richtig"
Gast
#3087143
Declariere mal die Ports richtig, und vor allem modernen Verilog (>=2001). ein
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am Anfang der Verilogdatei ist ungemein hilfreich bei der Fehlersuche in diesem Fall.
Gast
#3087157
dein ausgang TX_D is nur 1 bit!! du kannst auf das assign und den krams verzichten und direkt dein tx_d_r als ausgang nehmen! und wie mein vorredner schon gesagt hat => module data_gen( input USR_CLK, output [7:0] tx_d_r, ); gruß
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