Zaehler in Verilog

[Owen S. (senmeis)]

Hi,

mit folgedem Code moechte man einen Zaehler generieren, der sich mit 
jedem Takt erhoeht. Im Simlulator hat der Ausgang jedoch nur den Wert 
“ZZZZZZZ0”. Ist die Initialisierung falsch?

module data_gen(
input USR_CLK,
output TX_D
)
reg [7:0] tx_d_r;
initial tx_d_r <= 8’h0;
always @ (posedge USER_CLK)
begin
tx_d_r <= tx_d_r + 1;
end
assign TX_D = tx_d_r;
endmodule

Gruss
Owen

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Ist die Initialisierung falsch?
Sieh mal den Beitrag "Re: Verilog - Zähler zählt nicht richtig"

[Lattice User (Gast)]

Declariere mal die Ports richtig, und vor allem modernen Verilog 
(>=2001).

ein

`default_nettype none

am Anfang der Verilogdatei ist ungemein hilfreich bei der Fehlersuche in 
diesem Fall.

[G.A. (Gast)]

dein ausgang TX_D is nur 1 bit!! du kannst auf das assign und den krams 
verzichten und direkt dein tx_d_r als ausgang nehmen! und wie mein 
vorredner schon gesagt hat =>

module data_gen(
input USR_CLK,
output [7:0] tx_d_r,
);

gruß