Wire fixed auf GND

[Stefan (Gast)]

Hallo Forum,

ich möchte eine entity bauen, die folgende Aufgabe erfüllen soll: durch 
ein Start-Impuls (START) sollen an einem Ausgang (IMPULSE_OUT) die 
nächsten 250 Clock-Pulse ausgegeben werden. Nach diesen 250 Pulsen geht 
der Ausgang READY auf logisch "1" und verweilt in diesem Zustand bis der 
nächste START-Impuls kommt.

entity ClockProvider is
   port ( CLK : in std_logic;
          START : in std_logic;
          RESET : in std_logic;
          READY : out std_logic;
          IMPULSE_OUT : out std_logic);
end ClockProvider;

architecture Behavioral of ClockProvider is
   signal cnt : integer range 0 to 249 := 0;
   signal isrunning : std_logic;
begin
   ClockCounter : process (CLK)
      variable tmp : std_logic := '0';
      begin
         if ((CLK = '1') AND (CLK'event)) then
            READY <= '0';
            if (RESET = '1') then
               isrunning <= '0';
            else
               if ((START = '1') AND (isrunning = '0')) then 
                  isrunning <= '1';
                  tmp := '1';
               else
                  if ((isrunning = '1') OR (tmp = '1')) then
                     tmp := '0';
                     if (cnt < 250) then
                        cnt <= cnt + 1;
                     else
                        cnt <= 0;
                        isrunning <= '0';
                        READY <= '1';
                     end if;
                  end if;
               end if;
            end if;
         end if;
   end process;

   ClockGenerator: process (CLK, isrunning)
      begin
         IMPULSE_OUT <= CLK AND isrunning;
   end process;
end Behavioral;

Zwei Fragen:
1. Ist das irgendwie einfacher /eleganter zu lösen?
2. Wenn ich die Synthese durchführe und mir das RTL-Schematic anschaue, 
dann ist das Signal READY fest mit GND verbunden!? Die Simulation zeigt 
aber das von mir gewünschte Verhalten

Wäre nett, wenn mit jemand einen Tipp und das Wochenende retten könnte! 
:-)

Viele Grüße
Stefan

[jochen (Gast)]

Hallo Stefan

Also ich verstehe den Sinn von tmp nicht. Das müsste auch ohne gehen.

Weiter würde ich die zuweisung nicht in einem Prozess machen.
IMPULSE_OUT <= CLK AND isrunning;

Du solltest ausserdem cnt initialisieren.

Und: cnt ist immer < 250. Also wird READY auch nie auf '1' gesetzt.

[Christian R. (supachris)]

Was soll eigentlich damit angesteuert werden? Weitere Schaltung im FPGA? 
Dann sollte man das tunlichst nicht so machen, denn das gibt einen gated 
Clock, und das mögen FPGA interne Register nicht so. Lieber über Clock 
Enable arbeiten.

[Stefan (Gast)]

Hallo Jochen,

ja Du hast recht: es geht auch ohne tmp.

cnt sollte aber doch mit der Zeile

signal cnt : integer range 0 to 249 := 0;

initialisiert sein!?

Gruß
Stefan

[Stefan (Gast)]

Hallo Christian,

ja das clock-Signal sollte eigentlich weiter verteilt werden!

VHDL ist noch relativ neu für mich und ich muss noch viel lernen.

Ich werde meine Entity auf Clock-Enable-Signal umbauen.

Gruß
Stefan

[jochen (Gast)]

So wie ich es gelernt habe funktioniert eine solche initalisierung nur 
in der Simulation:

signal cnt : integer range 0 to 249 := 0;

ich würde sowas vorschlagen:

if ((START = '1') AND (isrunning = '0')) then 
isrunning <= '1';
cnt <= 0;
...

und mach den range bis 250.

[Christian R. (supachris)]

Die Initialisierung bei der Deklaration funktniert mittlerweile bei den 
Sythesizern auch. Eigentlich schon seit Jahren. Xilinx kann es 
definitiv, soweit ich weiß, Lattice und Altera ebenso. Den Aufwand kann 
man sich also sparen.