Xilinx ERROR:PhysDesignRules:2449

[Maik (Gast)]

Hallo, ich habe folgende Fehlermeldung beim Compilieren meines Xilinx 
Projektes. Es enthällt unter anderem einen Microblaze, in welchen der 
Fehler offensichtlich auftritt.

Ich nutze ein TE0630 Spartan 6 Board der Firma Trenz Electronic
( 
http://www.trenz-electronic.de/products/fpga-boards/trenz-electronic/te0630-spartan-6-series.html)
Ich habe die Version mit dem XC6SLX150-2CSG484I.

Als Microblaze Projekt nutze ich das von Trenz zur Verfügung gestellte 
Referenzdesign.

Meine Systemclock ist an Pin AA12 und hat 100MHz.
Im UCF File sind folgende CLK Constrains gesetzt(siehe ucf file im 
Anhang)

Die einzelnen CLK Signale werden mit einem Clockwizard IP erzeugt. Die 
Einstellungen sind ebenfalls im Anhang.



Da offensichtlich der Clock Generator 0 und 1 Probleme machen, habe ich 
einmal Screenshots davon angehängt.

Jedenfalls erhalte ich beim Compilieren (MAP) folgenden Fehler:

ERROR:PhysDesignRules:2449 - The computed value for the VCO operating 
frequency
   of PLL_ADV instance
   Inst_system/clock_generator_1/clock_generator_1/PLL0_INST/Using_PLL_ADV. 
PLL_A
   DV_inst is calculated to be 1562.500000 MHz. This falls above the 
operating
   range of the PLL VCO frequency for this device of 400.000000 - 
1080.000000
   MHz. Please adjust either the input frequency CLKINx_PERIOD, 
multiplication
   factor CLKFBOUT_MULT or the division factor DIVCLK_DIVIDE, in order 
to
   achieve a VCO frequency within the rated operating range for this 
device.
ERROR:PhysDesignRules:2449 - The computed value for the VCO operating 
frequency
   of PLL_ADV instance
   Inst_system/clock_generator_0/clock_generator_0/PLL0_INST/Using_PLL_ADV. 
PLL_A
   DV_inst is calculated to be 2500.000000 MHz. This falls above the 
operating
   range of the PLL VCO frequency for this device of 400.000000 - 
1080.000000
   MHz. Please adjust either the input frequency CLKINx_PERIOD, 
multiplication
   factor CLKFBOUT_MULT or the division factor DIVCLK_DIVIDE, in order 
to
   achieve a VCO frequency within the rated operating range for this 
device.
ERROR:Pack:1642 - Errors in physical DRC.



Weiß irgendjemand woran dies liegen könnte? Ich habe ja nicht vor eine 
Frequenz von über 1080MHz zu erzeugen.

[Cihan K. (lazoboy61)]

Soweit ich das sehe kann, stimmt was mit der Multiplizierung der 
Eingangsclock nicht. Wenn du mit 100 MHz einliest, kann die 
Multiplizierung höchstens 10 sein, damit du im Bereich 400 - 1080MHz wie 
oben beschrieben landest. Das Feedback müsste aber meines Wissens nach 
ebenfalls 100MHz als Paramater bekommen.

Evtl. versuche mal selber im CoreGenerator die gleiche PLL zu erzeugen, 
wodurch du sehen könntest wo der Fehler liegt.

Cihan

[Maik (Gast)]

Der clock soll ja 625MHz bzw 50Mhz sein. DIes liegt doch im machbaren 
Bereich? Selber PLL erzeugen geht.