Speicher nutzen im DE0-Nano bzw. Cyclonve IV E

[Johannes Scherle (Gast)]

Hallo alle,

ich habe eine Frage bzgl. dem  DE0-Nano bzw. Cyclonve IV E. Dieses FPGA 
hat ja einen integrierten Speicher. In diesem Speicher möchte ich gerne 
eine Look Up Table unterbringen. Wie schaffe ich es jetzt denn, dass 
Quartus mir das entsprechend synthetisiert und in diesen Speicher rein 
schreibt? Wenn ich ein Array benutze wird das als logik realisiert.

Viele Grüße

Johannes

[Uwe (Gast)]

> Wenn ich ein Array benutze wird das als logik realisiert.
Und Logik wird in einem FPGA als Lookup table realisiert ;-)
Als owas ist der unterschied zwischen einen Array und einem Speicher bzw 
zwischen einem Speicher und einer lookup table ?

[Johannes Scherle (Gast)]

Naja, eine Look-Up-Table mit 2^16 - 1 Einträgen als Array geschrieben 
verbraucht ca 40 % meiner Logikeinheiten und braucht eine Stunde zum 
kompilieren. Ich erhoffe mir, dass das schneller geht wenn ich's in den 
RAM schreibe.

[Marius W. (mw1987)]

Schau mal hier: http://www.lothar-miller.de/s9y/archives/20-RAM.html

Gruß
Marius

[Uwe (Gast)]

Unter den Syntheseoptionen gibt es wie "implement in BRAM".
hmm, scheint es so heutzutage nicht meh zu geben, aber das könnte 
funktionieren :
"Assignements/Settings/Analysis&Synthesis/More Settings/Allow any ROM 
size for recognition"

[Uwe (Gast)]

> Naja, eine Look-Up-Table mit 2^16 - 1 Einträgen
Oh dann ist natürlich die minimalgröße nicht entscheident !
Naja und die sonstigen Settings scheinen eh im Normalfall richtig 
gesetzt zu sein.
Dann kann eigentlich nur noch eins Zutreffen : deine LUT ist zu exotisch 
beschrieben, sow daß der Syntesizer das nicht richtig erkennen kann bzw. 
nicht mit auf ein BRAM abbilden kann. Dann ist der Tip vom Vormann schon 
richtig bzw. du kannst dir auch mal ein Template von nem BRAM angucken 
bzw. das entsprechende pdf von Altera. gugel z.B. mal "implement BRAM in 
Cyclone IV" oder so ...

[Uwe (Gast)]

http://www.altera.com/literature/hb/cyclone-iv/cyiv-51003.pdf

[Johannes Scherle (Gast)]

Hallo alle miteinander,

hier kurz die abschließende Lösung:
Habe alle Möglichkeiten ausprobiert die von den Vorpostern genannt 
wurden, was leider nichts geändert hat.
Die Lösung war dann ein Language Template von Quartus zu benutzen in dem 
vorgefertige ROM Strukturen zu finden waren. Diese gibt es, wenn man ein 
hdl file schreibt, unter dem Button mit der Thorarolle (neben der 
Büroklammer) -> VHDL -> Full Designs -> RAMs and ROMs -> Single-Port ROM

Viele Grüße

Johannes

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Und zudem hat jeder FPGA Hersteller Synthese-Guidelines, in denen steht, 
wie etwas beschrieben werden muss, um zum gewünschten Ergebnis zu 
kommen...