Hallo zusammen,
ich habe in meinem Design einen Clock Pin anscheinend nicht ideal
platziert. Das gab einen Error, der durch folgende Anweisung zu einem
Warnung wurde:
1 | NET v_in_clk CLOCK_DEDICATED_ROUTE = FALSE;
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Die Warnung dazu:
1 | Place:1109 - A clock IOB / BUFGMUX clock component pair have been found
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2 | that are not placed at an optimal clock IOB / BUFGMUX site pair. The
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3 | clock IOB component <v_in_clk> is placed at site <T18>. The corresponding
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4 | BUFG component <v_in_clk_BUFGP/BUFG> is placed at site <BUFGMUX_X2Y10>.
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5 | There is only a select set of IOBs that can use the fast path to the
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6 | Clocker buffer, and they are not being used. You may want to analyze why
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7 | this problem exists and correct it. This is normally an ERROR but the
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8 | CLOCK_DEDICATED_ROUTE constraint was applied on COMP.PIN <v_in_clk.PAD>
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9 | allowing your design to continue. This constraint disables all clock
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10 | placer rules related to the specified COMP.PIN. The use of this override
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11 | is highly discouraged as it may lead to very poor timing results. It is
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12 | recommended that this error condition be corrected in the design.
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Wie ich das verstehe, ist das so, dass es spezielle Clock Buffer nicht
an jeder Stelle im FPGA gibt. Wenn dann der Abstand zum Pin zu groß ist,
muss das Signal bis zum Buffer über andere, nicht dafür optimierte
Leitungen geführt werden, was die Timing Performance deutlich schmälert.
Außerdem soll dieser Workaround laut Xilinx vermieden werden.
Meine Fragen nun dazu:
- Wie kann man den Fast Path nutzen, von dem in dem Warning die Rede
ist? Gibt's da eine Constraint dafür?
- In der Pinbelegung für diese Clock bin ich noch einigermaßen flexibel.
Wie finde ich heraus, welche Pins in der Nähe liegen und dafür verwendet
werden können? (Dann kann ich den Eingang nochmal umändern)
Als Entwicklungsumgebung verwende ich Xilinx ISE 14.4 WebPack. FPGA ist
Spartan6 XC6SLX45.
Danke schon mal!