Hallo Leute, Ich bin noch ziemlicher Neuling mit FPGA und Labview. Ich generiere hier einen kontinuierlichen Clock, als nächstes will das der CS (aktiv Low) bei einer Rising Edge von CLK seinen Pegel wechselt. Könnt ihr mir dann vielleicht einige Ideen geben das wäre sehr hilfreiche! danke chris
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Da mußt du schon bei NI nachfragen, denn Leute die Professionell mit FPGAs arbeiten benutzen LabView nicht und können mit dem screenshot nichts anfangen. Alleine wenn ich das sehe krieg ich Kopfschmerzen. Benutze VHDL dann bekommst du das in 5min hin. Oder benutz wenigstens die schematic Eingabe des Hersteller entwicklungstools.
Uwe, Deine Meinung in Ehren, aber Dein Blick auf die Entwicklung ist reichlich enstirnig. Ich arbeite bei einem weltweit führenden Hersteller von digitalen Schaltungen. Wir setzen seit Jahren mir großem Erfolg FPGA Produkte von NI ein und fahren in Prüfroutinen komplexe exakt getimte Prüfprotokolle an I2C und SPI Bussen. Nach einigen Versuchen entschieden wir uns bewusst für die NI Lösung und sind bestens damit gefahren. Ein großer Vorteil ist, dass wir ein spezielles vom Kunden bereit gestelltes Bitbanging in Sekunden in den FPGA bringen und mit ihm testen können. Entscheidend sind hier die Geschwindigkeit bis zum Resulat, die hohe Verfügbarkeit UND die Tatsache, dass LV inzwischen in vielen Hochschulen gelehrt wird. Na klar gibt es auch hier Grenzen. Aber die Aussage das die Professionellen nicht so arbeiten ist Unwissenheit. Oder wir machen da als Weltführer mit sattem Umsatz wohl doch was verkehrt. Gruß
@ Didi Ich vermute, hier treffen einfach zwei unterschiedliche Sichten auf die Materie aufeinander. Um FGPA-Entwicklung im klassichen Sinne durchzuführen ist LV vermutlich nicht gerade das Mittel der Wahl, da es hier vermutlich sehr schwer gelingen wird, die volle Kontrolle darüber zu erlangen, was denn tatsächlich synthetisiert wird. Wenn es aber darum geht, ein SPI oder etwas ähnlich "einfaches" abstrakt nachzubilden, um damit einen Stimulus für ein DUT zu erzeugen, mag das durchaus sinnvoll sein, um schnell und flexibel zum Zeil zu kommen. Ich kenne LV nicht, aber ich vermute sehr, dass das, was von den bunten Bildchen letztendlich im FPGA übrig sein wird, schon funktional dem entsprechen mag, was die Blöcke darstellen (sonst würde es ja keiner verwenden), aber für eine FPGA-Entwicklung an sich, vermutlich doch eher ungeeignet. Aber wenn du da ganz offensichtlich jemand bist, der diesbezüglich über einen reichen Erfahrungsschatz verfügst, kannst du ja sicher die Frage des TO beantworten. In VHDL wüsste ich, wie er das beschreiben muss. Wie das mit den Bildchen funktioniert, kann ich leider nicht beantworten.
Kannst du die obere Schleife vom SPI Clock takten? Dann könntest du die restlichen Signale synchron zum SPI Clock erzeugen. Andernfalls könnte man den SPI Clock sicher auch innerhalb der oberen Schleife parallel mit den Daten erzeugen oder so. Ich weiss nur nicht ob dann was sinnvolles bei raus kommt in der Synthese. Warum ist dein SPI Clock unsymmetrisch (warum drei Takte lang)? Am besten wäre es vielleicht das ganze als richtige State-Machine zu beschreiben (geht in LV ja recht einfach).
Nun ja, anhand deines Problems siehst du doch, das LV dir offensichtlich nicht die volle Kontrolle gibt, was im FPGA passiert. Entsprechend kenne ich keinen, der mit LV arbeitet und ich habe auch mal fuer einen Weltmarktfuehrer gearbeitet. Rosa
Hallo Leute, Danke für eure Beiträge, aber die helfen mir Relativ wenig. Ich habe die Vorgabe dies im LV für FPGA zu machen, ob das jetzt gut, schlecht, kompliziert oder dumm ist ist mir relativ egal, ich will nur eine Lösung dafür finden, danke. LV ist bestimm "Eigen" was solche Projekte angeht, ich arbeite aber auch bei einen Weltgroßen HL Hersteller und da zeigt sich LV seit Jahren als ein Wertvolles Werkzeug. @Marius S. Kannst du die obere Schleife vom SPI Clock takten? Dann könntest du die restlichen Signale synchron zum SPI Clock erzeugen. Was meinst du damit genau? bzw wie mache ich das das ich die restlichen signale zum Clock Takten kann? ------------------------------------ Andernfalls könnte man den SPI Clock sicher auch innerhalb der oberen Schleife parallel mit den Daten erzeugen oder so. Ich weiss nur nicht ob dann was sinnvolles bei raus kommt in der Synthese. Das habe ich schon gemacht, da stimmen aber die Timings vom Clock dann nicht mehr -------------------------------------- Warum ist dein SPI Clock unsymmetrisch (warum drei Takte lang)? Hat sich erledigt, ich habe beim Initial des CLK auf Low - Pegel gesetzt gehabt, dadurch eben 2mal low 2mal high...hab ich aber ausgebessert
Na ja, nachdem es hier offensichtlich nicht gerade vor Spezialisten wimmelt, die FPGAs mit LV beschreiben, hilft vielleicht Tante Google weiter. Schon gesehen? http://www.ni.com/white-paper/9117/en/
Ich kann dir für LabVIEW+FPGA+SPI die unten angegebene Library empfehlen. Funktioniert bei mir sehr gut, bis auf den in den Comments angegebenen Bug, der aber leicht zu beheben ist. http://sine.ni.com/nips/cds/view/p/lang/en/nid/210637
Gibt es Leute, die 50%:50% LV und native arbeiten und in der Lage wären, einen Vergleich zu liefern, bei welchen Applikationen sich die Entwicklung mit LV lohnt und bei welchen nicht?
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