VHDL: "Incompatible arrays"

[Rüdiger Knörig (Gast)]

Ich versuche mich gerade etwas in VHDL einzuarbeiten und benutze dazu 
FreeHDL. Das unten angegebene Programm läßt sich zwar übersetzen, der 
erzeugte Simulator bricht aber mit den Meldungen

default component instantiation for unit 
':singentest_arch:testreset:g0'. Using 'work.singen'!
default component instantiation for unit 
':singentest_arch:g0:singen_arch:tabelle:z0'. Using 'work.zaehler'!
Incompatible arrays

ab. Die aufgezeigte Hierarchie (:singentest_arch:testreset:g0 bzw. 
:singentest_arch:g0:singen_arch:tabelle:z0) macht mich schon etwas 
stutzig, anscheinend ist der FreeHDL-Compiler durcheinandergeraten. 
Leider sind seine Fehlermeldungen auch etwas spartanisch (jetzt bitte 
keine Altera-Empfehlung...)

library ieee;
use ieee.std_logic_1164.all;
USE ieee.numeric_std.ALL;
use ieee.math_real.all;

entity Zaehler is
  
  generic ( NBits : integer := 8 );              -- Bitbreite

  port (
    ausgang : out unsigned(NBits-1 downto 0);  -- Ausgangsvektor
    takt    : in  std_logic;            -- Taktsignal
    reset   : in  std_logic);           -- Reset-Signal (aktiv L)

end Zaehler;

architecture Zaehler_arch of Zaehler is
  signal zaehlstand : unsigned(NBits-1 downto 0) := to_unsigned(0,8);  -- Zaehlstand
begin  -- Zaehler_arch
  
  process(takt)
    begin
      if(rising_edge(takt)) then
        if(reset = '0') then
          zaehlstand <= (others => '0');
        else
          zaehlstand <= zaehlstand + 1;
        end if;
      end if;
    end process;
    ausgang <= zaehlstand;
end Zaehler_arch;


library ieee;
use ieee.std_logic_1164.all;
USE ieee.numeric_std.ALL;
use work.Zaehler;
use ieee.math_real.all;

entity SinGen is

  generic(
    NsinLog2 : integer := 4;        -- Number of sinus values
    Nbits : integer := 8        -- Bit resolution for the sine
    );
  
  port (
    ausgang : out unsigned(Nbits-1 downto 0);  -- Ausgangssignal
    takt    : in  std_logic;    -- Taktsignal
    reset   : in  std_logic);   -- Reset

end SinGen;

architecture SinGen_arch of SinGen is
  constant Nsin : integer := 2**NsinLog2;
  constant A : real := 2.0**(real(Nbits-1))-1.0;  -- Amplitude for the sine.
  constant Omega : real := 2.0*MATH_PI/real(Nsin);  -- Phase angular velocity
  type RomType is array (0 to Nsin-1) of unsigned(Nbits-1 downto 0);  -- ROM datatype
  signal SinusTabelle : RomType;
  component Zaehler
    generic (NBits : integer := 8);              -- Bitbreite

    port (
      ausgang : out unsigned(NBits-1 downto 0);  -- Ausgangsvektor
      takt    : in  std_logic;            -- Taktsignal
      reset   : in  std_logic);           -- Reset-Signal (aktiv L)    
  end component;
  signal zaehlstand : unsigned(NBits-1 downto 0) := (others => '0');  -- Zählstand
begin  -- SinGen_arch

  tabelle: for i in 0 to Nsin-1 generate
    SinusTabelle(i) <= to_unsigned(integer(A*(1.0+sin(Omega*real(i)))),Nbits);
  end generate tabelle;
  
  Z0 : Zaehler generic map (NBits => NSinLog2) port map (
    ausgang => zaehlstand,
    takt => takt,
    reset => reset);

  ausgang <= SinusTabelle(to_integer(zaehlstand));
    
end SinGen_arch;

library ieee;
use ieee.std_logic_1164.all;
USE ieee.numeric_std.ALL;
use work.Zaehler;
use work.SinGen;
use ieee.math_real.all;

entity SinGenTest is
end SinGenTest;

architecture SinGenTest_arch of SinGenTest is
  constant Nbits : integer := 8;              -- Bitaufloesung
  constant NSinLog2 : integer := 4;     -- log_2(Anzahl der Sinuswerte)
  component SinGen
    generic (
      NsinLog2 : integer;
      NBits    : integer);
    port (
      ausgang : out unsigned(Nbits-1 downto 0);
      takt    : in  std_logic;
      reset   : in  std_logic);
  end component;

  signal testausgang : unsigned(Nbits-1 downto 0) := (others => '0');  -- Ausgangssignal
  signal testtakt : std_logic := '0';       -- Taktsignal
  signal testreset : std_logic := '0';      -- Reset-Signal
begin  -- SinGenTest_arch

  G0 : SinGen generic map (
    NsinLog2 => NSinLog2,
    Nbits     => Nbits) port map (
      ausgang => testausgang,
      takt    => testtakt,
      reset   => testreset);
  
  testtakt <= not(testtakt) after 10 ns;
  testreset <= '0' after 0 ns, '1' after 15 ns;
  
end SinGenTest_arch;

[Karl Könner (Gast)]

>  constant Nbits : integer := 8;
> constant NSinLog2 : integer := 4;

> signal zaehlstand : unsigned(NBits-1 downto 0) := (others => '0');  -- Zählstand

>  Z0 : Zaehler generic map (NBits => NSinLog2) port map (
>    ausgang => zaehlstand,


NSinLog2 ist 4 nicht 8

damit ist ausgang 4 bit breit, zaehlstan dagegen 8

MfG

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

ISIM sagt da schon mehr:
ERROR:HDLCompiler:1566 - "C:/.../singen.vhd" Line 77: Expression has 8 
elements ; formal ausgang expects 4
Und die Zeile 77 ist die hier:
    ausgang => zaehlstand,

Allerdings geht es hier schon schief:
    generic map (NBits => NSinLog2)

[Rüdiger Knörig (Gast)]

Ah vielen Dank! Ich bin für den FreeHDL-Compiler sehr dankbar, aber an 
der Fehlerbehandlung (oft auch durch Abstürze in der Compilierstufe) 
sollte man noch arbeiten.