Problem mit For-Schleife in Verilog

[Oliver P. (mace_de)]

Servus,

ich hab gerade ein Problem mit einer For-Schleife in Verilog.
Ziel soll es sein, die einzelnen Bits eines 512bit breiten Vektors 
(temp) umsortiert in einen 2. 512bit breiten Vektor (out) zu kopieren.
Dazu schrieb ich folgenden Code.

integer ia,ib;

for(ia=0;ia<505;ia=ia+8)
begin
  for(ib=0;ib<8;ib=ib+1) 
  begin
    assign out[(504-ia)+ib]=temp[ib+ia];
  end  
end

Der Compiler ist damit nicht einverstanden, meckert das erste "for" an 
und möchte dort ein "endmodule" haben. Ich versteh nicht direkt wieso er 
das möchte. Wie muss ich den Code korrekterweise schreiben?

Grüße Oliver

Edit: assign eingefügt

[hiall (Gast)]

guck dir mal den befehl generate an

[Oliver P. (mace_de)]

Danke, so hat's funktioniert.

genvar ia,ib;
generate
for(ia=0;ia<505;ia=ia+8)
begin:g1
  for(ib=0;ib<8;ib=ib+1) 
  begin:g2
    assign out[(504-ia)+ib]=temp[ib+ia];
  end  
end
endgenerate