Problem mit For-Schleife in Verilog

Servus,

ich hab gerade ein Problem mit einer For-Schleife in Verilog.
Ziel soll es sein, die einzelnen Bits eines 512bit breiten Vektors 
(temp) umsortiert in einen 2. 512bit breiten Vektor (out) zu kopieren.
Dazu schrieb ich folgenden Code.

1

integer ia,ib;

2

3

for(ia=0;ia<505;ia=ia+8)

4

begin

5

  for(ib=0;ib<8;ib=ib+1) 

6

  begin

7

    assign out[(504-ia)+ib]=temp[ib+ia];

8

  end  

9

end

Der Compiler ist damit nicht einverstanden, meckert das erste "for" an 
und möchte dort ein "endmodule" haben. Ich versteh nicht direkt wieso er 
das möchte. Wie muss ich den Code korrekterweise schreiben?

Grüße Oliver

Edit: assign eingefügt